[VHDL编程] test5

说明：本实验要求完成的任务是在时钟信号的作用下，通过输入的键值在数码管上 显示相应的键值。在实验中时，数字时钟选择 1KHZ 作为扫描时钟，用四个拨动 开关做为输入，当四个拨动开关置为一个二进制数时，在数码管上显示其十六进 制的值。 实验箱中的拨动开关与 FPGA 的接口电路，以及拨动开关 FPGA 的管脚连 接在实验一中都做了详细说明，这里不在赘述。-The experiment required to complete the task in the role of the clo
<小方> 在 2025-06-14 上传 | 大小：358kb | 下载：0

[VHDL编程] test6

说明：本实验就是利用实验系统中的按键开关模块和 LED 模块以及数码管模块来实现一个简单的七人表决器的功能。按键开关模块中的键 1～键 7 表示七个人，当按键开关输入为‘ 1’时，表示对应的人投同意票，否则当按键开关输入为‘ 0’ 时，表示对应的人投反对票； LED 模块中 D1 表示七人表决的结果，当 LED1 点亮时，表示此行为通过表决；否则当 LED1 熄灭时，表示此行为未通过表决。同时通过的票数在数码管上显示出来-This experiment is the use of the expe
<小方> 在 2025-06-14 上传 | 大小：280kb | 下载：0

[VHDL编程] Verilog-codes-on-various-logical-functions

说明：Useful verilog programs on various logical functions like D Flip-Flop, DSP butterfly unit, Multiplexers, etc.
<Dennis> 在 2025-06-14 上传 | 大小：390kb | 下载：0

[VHDL编程] project1

说明：fpga应用开发简单的小工程，供初学者学习-fpga simple little application development projects, for beginners to learn
<mike> 在 2025-06-14 上传 | 大小：868kb | 下载：0

[VHDL编程] project2

说明：关于verilog有限状态机的设计，可以供初学者对有限状态机的设计有初步了解-About verilog finite state machine design, finite state machine for beginners to have a preliminary understanding of the design
<mike> 在 2025-06-14 上传 | 大小：334kb | 下载：0

[VHDL编程] lcd12864

说明：实现对LCD12864的中英文调试，已经验证通过-the LCD12864 TEST IS OK
<宋敏> 在 2025-06-14 上传 | 大小：33.25mb | 下载：0

[VHDL编程] guangshanchi

说明：实现光栅的四分频以及相位的判断和脉冲的计数，实验调试通过-THE TEST IS OK
<宋敏> 在 2025-06-14 上传 | 大小：16.94mb | 下载：0

[VHDL编程] verilogiic1121

说明：fpga通过i2和e2prom通信，调试通过，可以直接拿来用-the test is ok
<宋敏> 在 2025-06-14 上传 | 大小：545kb | 下载：0

[VHDL编程] UART_16750_vhdl

说明：UART串口FPGA源文件，VHDL设计文件，兼容16750-UART FPGA VHDL 16750
<yp> 在 2025-06-14 上传 | 大小：23kb | 下载：0

[VHDL编程] jpb_ise12migration

说明：旋转编码 功能性键盘编码 spi时序发送数据-cycle key code
<李> 在 2025-06-14 上传 | 大小：889kb | 下载：0

[VHDL编程] music

说明：Music demo verilog file
<Raz> 在 2025-06-14 上传 | 大小：2kb | 下载：0

[VHDL编程] VERILOG-Simulation

说明：This VERILOG simulation example shows a 16 bit group ripple adder circuit for FPGA. The netlabel is used to split 16 bit bus to four 4 bit bus and connect them to four 4 bit adder. The result is joined to a 16 bit bus using netlabel. The Simulation c
<Raz> 在 2025-06-14 上传 | 大小：2.57mb | 下载：0