[VHDL编程] PS2_ctrl

说明：（1）对输入的时钟进行分频，得到190Hz 和25Hz 时钟信号，提供给其它模块作为时 钟输入； （2）键盘扫描模块：接收键盘的输入PS2C 和PS2D，并得到键盘扫描码xkey(15:0)； （3）数码管显示电路：将键盘扫描模块输出的扫描码显示在七段数码管。-(1) the input clock frequency division, get 190Hz and 25Hz clock signal, provided to other modules as the time
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[VHDL编程] VGA_disp

说明：clk divid 模块为分频电路，对50MHz 系统时钟进行分频产生50M/7Hz 的像素时钟。VGA control 模块为VGA 显示控制电路模块，在像素时钟的驱动下首先产生行频信号，而后对行频信号进行分频产生58Hz 场频信号。由于VS 与HS 信号具有严格的时序匹配，即VS 信号必须为HS 信号的整数倍，以保证在场频信号有效期间，能够完整数行的扫描，本设计利用对行频信号进行计数分频来产生场频信号。-Clk divid module for the frequency circuit,
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[VHDL编程] traffic-light

说明：（1） Divid 模块：1Hz 分频模块，开发板提供50MHz 的系统时钟，而该设计交通灯 转换以秒为计时单位，对50MHz 分频得到1Hz 脉冲信号。 （2） Divid_200 模块: 200Hz 分频模块,用于产生动态扫描模块的时钟。一个数码管 稳定显示要求的切换频率要大于50Hz，那么4 个数码管则需要50×4＝200Hz 以上 的切换频率才能看到不闪烁并且持续稳定显示的字符，因而扫描频率设定为 200Hz。 （3） Control 模块：A、B 方向红绿灯控制
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[VHDL编程] sin_en

说明：DDS 由相位增量器，相位累加器，量化器以及正余弦查找表四部分组成。 相位累加器每一周期会累加上固定的相位值，然后从查找表中找到对应的数值。-DDS by the phase increment, phase accumulator, quantizer and sine and cosine lookup table of four parts. The phase accumulator accumulates a fixed phase value for each period,
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[VHDL编程] clock

说明：用VHDL 语言设计数字钟，实现在数码管上显示分钟和秒，并且可以手动调节分钟， 实现分钟的增或者减。该设计包括以下几个部分： （1）分频电路的设计，产生1Hz 的时钟信号，作为秒计时脉冲； （2）手动调节电路，包括“时增”“时减”“分增”“分减”。 （3）时分秒计时电路。 （4）7 段数码管显示电路。 将 SW1 和SW2 初始状态均置为高电平。拨动开关SW1 到低，分钟进行加计数，秒停 止计数，当计数到59 时，从00 开始重新加计数，将SW1 拨动到高时，在当前状
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[VHDL编程] Fibonacci

说明：（1） clkdiv 模块：对50MHz 系统时钟 进行分频，分别得到190Hz，3Hz 信号。190Hz 信号用于动态扫描模块位选信号，3Hz 信号用于fib 模块。 （2） fib 模块：依据实验原理所述Fibonacci 数列原理，用VHDL 语言实现数列 （3） binbcd14：实现二进制码到BCD 码的转换，用于数码管显示。 （4） x7segbc：采用动态扫描，使用4 位数码管依次显示Fibonacci 数列数据。 实验采用3Hz 频率来产生Fibonacci
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[VHDL编程] URAT

说明：在ISE环境下，用VHDL语言实现RS232串口设计，实现串口通信。通过串口调试工具向 0000000UART发送16进制数，FPGA将UART接收到的串行数据转换为并行数据，并在8个 LED灯上输出显示；同时，并行数据又被重新转换为串行数据，重新送给RS-232接口，并在 串口调试工具上再次显示，SW0为复位键。 比如：串口调试工具发送两位16进制数，然后能在LED上显示，并且重新在串口调试工 具上显示。串口调试工具设置：波特率设为9600，默认奇校验。-In the IS
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[VHDL编程] count

说明：本实验利用VHDL 硬件描述语言设计一个0~9999 的加法计数器。根据一定频率的触发 时钟，计数器进行加计数，并利用数码管进行显示，当计数到9999 时，从0 开始重新计数。 SW0 为复位开关。当开关拨至高点平时，计数器归0，当开关拨至低电平时，计数器开始计数。 该电路包括分频电路，计数器电路，二进制转BCD 码电路和数码管显示电路。-This experiment uses VHDL hardware descr iption language to design a 0 ~
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[VHDL编程] up_counter_8

说明：Code for 8bit up counter in Verilog
<zsan> 在 2025-06-06 上传 | 大小：42kb | 下载：0

[VHDL编程] Rising_edge_detect

说明：Rise edge detect code in Verilog
<zsan> 在 2025-06-06 上传 | 大小：115kb | 下载：0

[VHDL编程] decoder_38

说明：FPGA实验，基于VHDL语言的一个38译码器，实测效果非常好，请各位多多指教-FPGA experiment, based on the VHDL language a decoder 38, actual effect is very good, please advice
<张鹏飞> 在 2025-06-06 上传 | 大小：113kb | 下载：0

[VHDL编程] dig_watch

说明：fpga实验，基于VHDL语言的数字跑表设计，其中包含有存储模块。-Fpga experiment, the digital stopwatch designed based on VHDL language, which contains a storage module.
<张鹏飞> 在 2025-06-06 上传 | 大小：3.06mb | 下载：0