资源列表
[VHDL编程] counterFastSlow
说明:完整vhdl计数器,多种功能。 stop/ en/ fast/ slow/-Complete vhdl counter, a variety of functions. stop/en/fast/slow /<wwwss> 在 2025-06-10 上传 | 大小:1.21mb | 下载:0
[VHDL编程] vhd_SDH
说明:实现从连续传输的SDH字节流中找出帧头、提取F1字节,并按照64K速率分别串行输出F1码流及时钟,其中64K时钟要求基本均匀。文件包含报告文档-SDH transmission from a continuous stream of bytes to identify header, extract F1 bytes, respectively, in accordance with 64K-rate serial output bit stream and clock F1, of which<ljk05> 在 2025-06-10 上传 | 大小:69kb | 下载:0
[VHDL编程] Verilog-Hdl_Circuit_Design
说明:Verilog-Hdl Circuit Design 电路设计-Verilog-Hdl Circuit Design<zhenglong> 在 2025-06-10 上传 | 大小:618kb | 下载:0
[VHDL编程] clock
说明:基于vhdl的数字钟,分别由6个数码管显示24小时、60分钟、60秒的计数显示;设有校时、校分、秒清零校正功能,分别由3个按键控制;验证可用。-On vhdl digital clock, respectively, by 6 digital tube display 24 hours, 60 minutes, 60 seconds of the count display with school hours, school hours, seconds, cleared correction<ly> 在 2025-06-10 上传 | 大小:261kb | 下载:0