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[VHDL编程] shift
说明：E1接收部分主要功能是实现从输入的差分线路数据中恢复出2.048M线路时钟并将数据解码输出。包括解码和线路时钟恢复两模块。-E1 to receive some of the major functions of the difference from the input data lines to recover a clock and data lines 2.048M decoder output. Including decoding and clock recovery circuit<liusen> 在 2025-06-15 上传 | 大小：87kb | 下载：0
[VHDL编程] shujujiegou
说明：数自逻辑实验报告有关于83译码器的编写，用VHDL编写程序-Since the logic of the report of the number of experiments on the preparation of 83 decoder using VHDL programming<liguifang> 在 2025-06-15 上传 | 大小：100kb | 下载：0
[VHDL编程] Sequence-detector-design
说明：序列检测器设计的思路大多都是用FSM来实现的,此思路是通过移位寄存器来实现序列检测-Sequence detector design ideas are often used to achieve the FSM, the idea is to achieve through the shift register sequence detection<lsp> 在 2025-06-15 上传 | 大小：30kb | 下载：0
[VHDL编程] 4multiplier
说明：4位乘法器vhdl程序-- DEscr iptION : Signed mulitplier:-- A (A) input width : 4-- B (B) input width : 4-- Q (data_out) output width : 7-4 multiplier vhdl procedure<lsp> 在 2025-06-15 上传 | 大小：3kb | 下载：0
[VHDL编程] EDA
说明：EDA实验讲义GK 包含GW48 EDA系统使用说明以及许多实例。比如有时钟使能的两位十进制计数器原理图输入设计、用状态机对ADC0809的采样控制电路实现、硬件电子琴电路设计-EDA experimental GK notes GW48 EDA system contains, as well as many examples of use. For example, there are two clock-enabled input decimal counter schematic des<lsp> 在 2025-06-15 上传 | 大小：728kb | 下载：0