[VHDL编程] Spartan-3_NeuralNetwork_3-layer_feedforward_backp

说明： The aim of this project is the design and implementation of a system simulating a NN in the Spartan-3 Starter Board of Xilinx. The NN will be a 3-layer feedforward backpropagation.- The aim of this project is the design and implementation of
<duzos> 在 2025-06-18 上传 | 大小：1.41mb | 下载：0

[VHDL编程] AD9826

说明：ad9826使用说明，元件。英文的福田余iruru同意4-ad9826
<lin> 在 2025-06-18 上传 | 大小：129kb | 下载：0

[VHDL编程] xilinx_ref_guide

说明：Xilinx Blockset Reference Guide
<hidon> 在 2025-06-18 上传 | 大小：997kb | 下载：0

[VHDL编程] fenpinqi

说明：偶数倍分频：偶数倍分频应该是大家都比较熟悉的分频，通过计数器计数是完全可以实现的。如进行N倍偶数分频，那么可以通过由待分频的时钟触发计数器计数，当计数器从0计数到N/2-1时，输出时钟进行翻转，并给计数器一个复位信号，使得下一个时钟从零开始计数。以此循 环下去。这种方法可以实现任意的偶数分频。-Dual frequency many times: even several times frequency should be more familiar with all the sub-fre
<范尼> 在 2025-06-18 上传 | 大小：1kb | 下载：0

[VHDL编程] Verilog

说明：这是VERILOG HDL的比较常用器件的源代码，包括寄存器、移位器-This is a comparison of VERILOG HDL source code commonly used devices, including registers, shifter, etc.
<张军政> 在 2025-06-18 上传 | 大小：111kb | 下载：0

[VHDL编程] rafal2

说明：VHDL project for FPGA SPartan 3 using IseWebpack 10.1. This is an implemetation of FSM for testing 7 segment with dot point 4 digit LED display.
<nukom> 在 2025-06-18 上传 | 大小：919kb | 下载：0

[VHDL编程] fft_verilog

说明：FFT IP core 源码 状态控制机-FFT IP core
<chris> 在 2025-06-18 上传 | 大小：7kb | 下载：0

[VHDL编程] 15-IP-core

说明：15个免费的IP核 IP核源代码 -15 IP cores
<chris> 在 2025-06-18 上传 | 大小：4.37mb | 下载：0

[VHDL编程] nios

说明：altera ep2c8V2 开发实例 timer uart I2C key interrupt 等-altera ep2c8V2 examples timer uart I2C key interrupt etc.
<chris> 在 2025-06-18 上传 | 大小：11.22mb | 下载：0

[VHDL编程] SOPC_module

说明：sopc 常用模块 LCD_Delay LCD_EN delay_reset_block filter_200us-sopc module LCD_Delay LCD_EN delay_reset_block filter_200us
<chris> 在 2025-06-18 上传 | 大小：20kb | 下载：0

[VHDL编程] verilog_m

说明：用verilog生成的m序列，包含四个.v的文件-verilog m sequence
<priscilla> 在 2025-06-18 上传 | 大小：6kb | 下载：0

[VHDL编程] santhosh_verilog_adder

说明：This has code off multibit Adder. IT is written in verilog. The associated test bench for the verilog code is also attatched within the rar file. Uncompress the rar file and the file name describes the function of each code file.. Comments are we
<santhosh> 在 2025-06-18 上传 | 大小：9kb | 下载：0