[VHDL编程] wishbone_i2c_master_vhd

说明：wishbone i2c master vhdl code
<磊> 在 2025-06-22 上传 | 大小：5kb | 下载：0

[VHDL编程] vhdl1

说明：VHDL学习文档,对入门人员和专业编程人员都有很大帮助.-VHDL study documents, for entry-and professional programmers have a great help to me.
<fjwpudn> 在 2025-06-22 上传 | 大小：165kb | 下载：0

[VHDL编程] MCDESIGN

说明：VHDL详尽世界观 用于成品率的的语言,请大家 参考使用,并提出宝贵建议-VHDL detailed outlook for the yield of the language, please refer to the use, and put forward valuable suggestions
<> 在 2025-06-22 上传 | 大小：2kb | 下载：0

[VHDL编程] PCI-IPcoreor1k[1]

说明：PCI的ip core，VHDL代码，希望对大家有帮助-PCI-ip core, VHDL code, we hope to help
<李明> 在 2025-06-22 上传 | 大小：1.02mb | 下载：1

[VHDL编程] Vhdl_Programming_Example

说明：vhdl编程语言电子书，英文的，有很多例子-VHDL programming language e-books, in English, there are many examples of
<metallica> 在 2025-06-22 上传 | 大小：1.7mb | 下载：0

[VHDL编程] hilbert_transformer.tar

说明：hilbert 变换的vhdl源代码，来源于网上，本人也做过简单的8抽头的，但这个的算法还没搞懂，希望懂行的下载了研究一下，给个中文的简单的说明！-hilbert transform VHDL source code from the Internet, I have been a simple 8-tap, but even before they get to know this algorithm, I hope knowledgeable downloaded to look for a
<yangyu> 在 2025-06-22 上传 | 大小：1.17mb | 下载：0

[VHDL编程] clock_module_ref

说明：Xilinx clock module design
<Mingli> 在 2025-06-22 上传 | 大小：2kb | 下载：0

[VHDL编程] twice_freqencey

说明：用Verilog直接完成倍频的算法,经过了quartus8.0的时序仿真-Verilog multiplier used directly to complete the algorithm, as a result of timing simulation quartus8.0
<nikui> 在 2025-06-22 上传 | 大小：226kb | 下载：0

[VHDL编程] VHDL_note

说明：VHDL是由美国国防部为描述电子电路所开发的一种语言，其全称为(Very High Speed Integrated Circuit) Hardware Descr iption Language。 与另外一门硬件描述语言Verilog HDL相比，VHDL更善于描述高层的一些设计，包括系统级（算法、数据通路、控制）和行为级（寄存器传输级），而且VHDL具有设计重用、大型设计能力、可读性强、易于编译等优点逐渐受到硬件设计者的青睐。但是，VHDL是一门语法相当严格的语言，易学性差，特别是对于刚开始
<小刚> 在 2025-06-22 上传 | 大小：105kb | 下载：0

[VHDL编程] vhdl_intr

说明：1. Learn the basic constructs of VHDL 2. Learn the modeling structure of VHDL 3. Understand the design environments – Simulation – Synthesis-1. Learn the basic constructs of VHDL2. Learn the modeling structure of VHDL3. Understand the design
<小刚> 在 2025-06-22 上传 | 大小：195kb | 下载：0

[VHDL编程] verilog_intr

说明：Verilog Overview n Basic Structure of a Verilog Model n Components of a Verilog Module – Ports – Data Types – Assigning Values and Numbers – Operators – Behavioral Modeling • Continuous Assignments • Procedural Blocks –
<小刚> 在 2025-06-22 上传 | 大小：187kb | 下载：0

[VHDL编程] verilog_slides

说明：What is Verilog? ➥ Verilog HDL is a Hardware Descr iption Language (HDL) ➥ Verilog HDL allows describe designs at a high level of abstraction as well as the lower implementation levels ➥ Primary use of HDLs is the simulation
<小刚> 在 2025-06-22 上传 | 大小：14kb | 下载：0