资源列表
[VHDL编程] reactiontimer
说明:初始状态为待命,数码管熄屏。 按按钮到下一个状态,数码管显示倒计时 倒计时之后等待一段时间led灯亮起,按下按钮后显示反应时间,然后等待一段时间后返回等待状态。(1. Idle, which is the default state, is not responding to the test being executed. 2. This will inform users that a new reaction test is about to start. For example,<zhexigua> 在 2025-06-03 上传 | 大小:1.6mb | 下载:0
[VHDL编程] PC2FPGA_UART_Test
说明:基于 fpga 的 uart 设计 波特率 115200(UART design based on FPGA)<梦里千梦> 在 2025-06-03 上传 | 大小:5.73mb | 下载:0
[VHDL编程] binary multiplier
说明:verilog code for binary multiplier<krisna> 在 2025-06-03 上传 | 大小:3.58mb | 下载:0
[VHDL编程] initial_lib
说明:Vivado的初始库文件,内含74LS系列IP模块和XUP系列模块(The initial library file of Vivado contains 74LS series IP module and XUP series module.)<李航16> 在 2025-06-03 上传 | 大小:368kb | 下载:0
[VHDL编程] VmodCAM_Ref_HD Demo_13
说明:This project has dependencies in the 'digilent' VHDL library. For your convenience a local copy of these dependencies are included in the remote_sources directory. The VmodCAM_Ref_HD demo project was built around an Atlys+VmodCAM setup. The proj<domnish> 在 2025-06-03 上传 | 大小:13.13mb | 下载:0
[VHDL编程] usb2.0调试助手
说明:基于usb2.0的C++上位机,实测可用,仅供参考(USB2.0 based C++ upper computer, measured available, for reference only.)<feiyue324> 在 2025-06-03 上传 | 大小:23.62mb | 下载:0
[VHDL编程] 28_ad9226_test
说明:此程序完成了的双路数据的采集,通过ad模块将模拟数据转化为12位数字信号,并通过串口发送在pc端的串口助手中显示(This program has completed the acquisition of dual data. Through the ad module, the analog data is converted into 12 bit digital signals and is sent to the serial port assistant at the PC side<张小er> 在 2025-06-03 上传 | 大小:3.21mb | 下载:0
[VHDL编程] FPGA实现AD8556采集程序设计
说明:基于ADS8556的FPGA数据采集程序设计。(The design of FPGA data acquisition program based on ADS8556.)<小美玉> 在 2025-06-03 上传 | 大小:15kb | 下载:1