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[VHDL编程] vhdl-sirenqiangdaqi
说明:VHDL的四人抢答器,希望对大家有所帮助啊,-Answer four VHDL, and want to help everybody ah,<hanohen> 在 2025-07-20 上传 | 大小:156kb | 下载:1
[VHDL编程] Tips_C6713
说明:都是一些verilog的小技巧,有兴趣的可以-Are small Verilog skills, are interested in can<熊> 在 2025-07-20 上传 | 大小:292kb | 下载:1
[VHDL编程] divide
说明:除法器的设计本文所采用的除法原理是:对于八位无符号被除数A,先对A转换成高八位是0低八位是A的数C,在时钟脉冲的每个上升沿C 向左移动一位,最后一位补零,同时判断C的高八位是否大于除数B,如是则C的高八位减去B,同时进行移位操作,将C的第二位置1。否则,继续移位操作。经过八个周期后,所得到的C的高八位为余数,第八位为商。从图(1)可清楚地看出此除法器的工作原理。此除法器主要包括比较器、减法器、移位器、控制器等模块。-Divider design used in this paper, the p<lyy> 在 2025-07-20 上传 | 大小:1kb | 下载:0