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[VHDL编程] xuhuanjiucuo
说明：循环纠错码译码器VHDL代码。通信方面FPGA设计基础代码。-cycle error correction decoder VHDL code. Communications FPGA design code base.<> 在 2025-06-04 上传 | 大小：3kb | 下载：0
[VHDL编程] traffic_control
说明：设计制作一个用于十字路口的交通灯控制器 有一组绿、黄、红灯用于指挥交通，绿灯、黄灯和红灯的持续时间分别为20秒、5秒和25秒； 当有特殊情况（如消防车、救护车等）时，两个方向均为红灯亮，计时停止，当特殊情况结束后，控制器恢复原状态，继续正常运行-design a crossroads for the traffic signal controller is a group in green, yellow and red lights to direct traffic. green,<飘来的南风> 在 2025-06-04 上传 | 大小：2kb | 下载：0
[VHDL编程] serial_produce
说明：设计一个能够自启动的24-1的伪随机码（111101011001000）发生器。 设计一个序列信号发生器，产生一个011100110011序列码。 实现序列1110100。测试序列码波形 个人比较欣赏第二种方法 -to design an 24-1 since the start of the pseudo-random number (111101011001000) generator. Design of a signal sequence generator to pro<飘来的南风> 在 2025-06-04 上传 | 大小：52kb | 下载：0
[VHDL编程] multiple_pathanddopple
说明：基于多径传输和多普勒频移的 瑞利（Rayleigh）信道的仿真 主要考虑不同条件下的仿真-Based on Multi-Drive transmission and Doppler frequency shift of the Rayleigh (Rayleigh) channel simulation main consideration different The simulation conditions<飘来的南风> 在 2025-06-04 上传 | 大小：116kb | 下载：0
[VHDL编程] verilog_hdl_example
说明：verilog_hdl教程135例，源程序，有需要的可以下载-verilog_hdl Guide 135 cases, the source, there is a need to look at the download<磊> 在 2025-06-04 上传 | 大小：154kb | 下载：0
[VHDL编程] D_Clock
说明：数字钟的主要功能有年月日时分秒的显示输出功能和对日期及时间进行设置的功能，还可以有整点报时等功能。设计数字钟的核心问题是时钟日期的自动转换功能。即自动识别不同月份的天数的控制。据此可以设计一个如图１所示结构的数字钟，该数字钟包括校时模块、时分秒计时模块、年月日模块、和输出选择模块。-digital clock is the main function Minutes date when the output function and the date and time set for the f<送水的> 在 2025-06-04 上传 | 大小：372kb | 下载：0
[VHDL编程] D_f_apparatus
说明：频率测量和周期测量的基本方法是采用以固定时钟作为参考时钟，分别测量单个周期的计数为周期，单位时间的计数为频率。但是由于被测信号的频率不同，测量精度会发生变化，采用低频测量周期，高频测量频率，然后分别求倒数，便可得到对应的频率和周期-frequency measurement and measurement cycle is the basic method used to a fixed clock as a reference clock, measured single cycle to c<送水的> 在 2025-06-04 上传 | 大小：100kb | 下载：0