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[VHDL编程] Quartus-II-Handbook
说明:Quartus II的handbook中英文对照,对掌握quartus有很大帮助。-Quartus II faced, in both Chinese and English are of great help to grasp the Quartus.<姚盛健> 在 2025-06-15 上传 | 大小:9.01mb | 下载:0
[VHDL编程] Demo_03_VGA
说明:基于FPGA的的VGA程序,由于开发板的原因,只能显示9种颜色,,用户可以自由拓展-FPGA-based VGA-program, because of the development board, can only display 9 colors,, users can freely expand<王林> 在 2025-06-15 上传 | 大小:3.38mb | 下载:0
[VHDL编程] txmit
说明:uart设计,发送模块,无校验位。先输出一个低电平的起始位,然后从低到高输出8个数据位,接着是可选的奇偶校验位(这里没有),最后是高电平的停止位。-uart design, transmit module, no parity. First output of the start bit of a low level, and low to high output 8 data bits, then the optional parity bit (there is no), the last<Luke> 在 2025-06-15 上传 | 大小:1kb | 下载:0
[VHDL编程] VerilogUart
说明:UART 串口通信模块,Verilog 实现。已在Microsemi Actel FPGA A3PE1500 硬件验证通过。-UART serial communication module, Verilog implementation. Verified by Microsemi Actel FPGA A3PE1500 hardware.<> 在 2025-06-15 上传 | 大小:946kb | 下载:0
[VHDL编程] CoreUartTest
说明:Actel FPGA UART 串口通信模块,调用Actel CoreUART IP核实现。已在Microsemi Actel FPGA A3PE1500 硬件验证通过。-Actel FPGA UART serial communication module, call Actel CoreUART IP core implementation. Verified by Microsemi Actel FPGA A3PE1500 hardware.<> 在 2025-06-15 上传 | 大小:817kb | 下载:0
[VHDL编程] SRIO-phy-code
说明:SRIO接口物理层的实现代码,非常复杂,完全自己用verilog编写,支持5G速率,可以作为开发参考-SRIO interface implementation code, the physical is very complex, completely written in verilog, support rate of 5 g, will be helpful to the development<小刚> 在 2025-06-15 上传 | 大小:184kb | 下载:1