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[VHDL编程] DM9000_net
说明:fpga操作dm9000的代码例程 fpga操作dm9000的代码例程-FPGA operation dm9000 code routines FPGA operation dm9000 code routines<dyq> 在 2025-06-18 上传 | 大小:5kb | 下载:0
[VHDL编程] testbench_top_level.vhd
说明:testbench for top level, vhdl, audio synthesizer, top level<aabdelwa> 在 2025-06-18 上传 | 大小:1kb | 下载:0
[VHDL编程] infrastructure.vhd
说明:infrastructure block for analog loop, vhdl, fpga, de2<aabdelwa> 在 2025-06-18 上传 | 大小:1kb | 下载:0
[VHDL编程] top_level.vhd
说明:vhdl code for top level fpga, audio synthesizer<aabdelwa> 在 2025-06-18 上传 | 大小:1kb | 下载:0
[VHDL编程] verilogsram
说明:基于IS62LV256-70U存储芯片为例,对SRAM进行读写操作,加深对存储芯片的时序图的理解。-Based IS62LV256-70U memory chips, for example, the SRAM read and write operations, the timing diagram deepen the understanding of memory chip.<焦峰凯> 在 2025-06-18 上传 | 大小:81kb | 下载:0
[VHDL编程] ex1_config_as_jtag
说明:FPGA器件有三类配置下载方式:主动配置方式(AS) 、被动配置方式(PS)和最常用的基于JTAG的配置方式。 本代码对AS和JTAG的配置方式进行了研究。-FPGA devices have three types of configuration download: active configuration (AS), passive configuration (PS) and the most common way of JTAG-based configuration. The cod<焦峰凯> 在 2025-06-18 上传 | 大小:944kb | 下载:0
[VHDL编程] uartfifo
说明:该实验主要实现一个串口发送器功能, 该发送器的数据是从FIFO中读取的。也就是说,只要FIFO中有数据,串口发送器就会启动,将数据发送出去。 -The main experimental realization of a serial transmitter function, which sends the data is read the FIFO. In other words, as long as there is data in the FIFO, serial transmitt<焦峰凯> 在 2025-06-18 上传 | 大小:657kb | 下载:0