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[VHDL编程] daima
说明:Rst是低电平有效的系统复位信号,Clk是时钟信号。AB[5:0]是地址信号,DB[7:0]是数据信号,wr是低电平有效的写信号。start是启动信号。 模块中有一个64x8的双端口的存储器。系统复位结束后,可以通过AB、DB和wr信号向同步存储器写入数据。当写入64个数据后,给出一个Clk周期宽度的脉冲信号start,则系统从存储器0地址处开始读出数据,读出的8位数据从低位开始以3位为一组,每个时钟周期输出一组,即第一个时钟周期输出[2:0]位,第二个时钟周期输出[5:3]位,第三个周期<静水沉沙> 在 2025-06-11 上传 | 大小:175kb | 下载:0
[VHDL编程] OV7670_VGA
说明:采用OV7670摄像头采样视频数据通过FPGA DE2开发板用VGA显示在显示屏上。-Using OV7670 camera video data sampled by FPGA DE2 development board with a VGA display on the screen.<jack chen> 在 2025-06-11 上传 | 大小:924kb | 下载:0
[VHDL编程] 8bitsprocessor
说明:8位RISC微处理器的设计与仿真,精简指令集-Design and Simulation of 8-bit RISC microprocessors, reduced instruction set<Bonnie> 在 2025-06-11 上传 | 大小:1.74mb | 下载:0
[VHDL编程] barrel-shifter-verilog
说明:this code is used for implementation of barrel shifter using verilog language<appolo> 在 2025-06-11 上传 | 大小:2kb | 下载:0
[VHDL编程] pararel-8-bit-adder-verilog
说明:implementation of 8bit adder with pararel computation. It s use S/P converter and P/S converter. The code is written in verilog language<appolo> 在 2025-06-11 上传 | 大小:1kb | 下载:0
[VHDL编程] serial-cordic-verilog
说明:implementation of cordic algorithm for many aplication like cos, sinus, polar to rectangular conversion and rectangular to polar conversion. It s written in verilog language and testbench is included<appolo> 在 2025-06-11 上传 | 大小:3kb | 下载:0
[VHDL编程] DDS
说明:基于FPGA的数字信号合成器(DDS),采用VHDL语言编写,能够实现正弦波、三角波、方波、锯齿波这四种波形的产生。 提示:最后输出的模块是串行DA,可根据具体情况更改驱动。-Digital synthesizer (DDS) based on FPGA, using VHDL language, to achieve sine wave, triangle wave, square wave, sawtooth waveform generation four. Tip: The la<康二栋> 在 2025-06-11 上传 | 大小:2.67mb | 下载:0
[VHDL编程] sine-wave-generate
说明:Sine wave Generator using the direct digital synthesis Method<rss.nitk> 在 2025-06-11 上传 | 大小:153kb | 下载:0