[VHDL编程] CPU

说明：运用vhdl硬件描述语言在quartus II开发环境下独立设计与实现了基于精简指令集的五级流水线CPU的设计与实现。该流水CPU包括：取指模块，译码模块，执行模块，访存模块，写回模块，寄存器组模块，控制相关检测模块，Forwarding模块。该CPU在TEC-CA实验平台上运行，并且通过Debugcontroller软件进行单步调试，实验表明，该流水线CPU消除了控制相关、数据相关和结构相关。-Using vhdl hardware descr iption language developm
<wang> 在 2025-06-09 上传 | 大小：803kb | 下载：0

[VHDL编程] 4.2

说明：曼切斯特编码，解码Verilog源代码 nrz,1553协议通信采用的编解码方式-Manchester encoding, decoding, Verilog source code
<FUDAGUO> 在 2025-06-09 上传 | 大小：97kb | 下载：0

[VHDL编程] lcd_drv

说明：LCD driver for 2-lines LCD displays with controller
<Juanjo> 在 2025-06-09 上传 | 大小：2kb | 下载：0

[VHDL编程] uart_fifo_cpu_if_sv_testbench_latest.tar

说明：Serial UART with byte wide register interface for control/status, data, and baud rate.
<Juanjo> 在 2025-06-09 上传 | 大小：8kb | 下载：0

[VHDL编程] uart16750_latest.tar

说明：Implements a synthesizable 16550/16750 UART core.
<Juanjo> 在 2025-06-09 上传 | 大小：134kb | 下载：0

[VHDL编程] SPI_Ctrl

说明：SPI通信接口,支持长度变化，支持外部控制-SPI controller
<flylucas> 在 2025-06-09 上传 | 大小：169kb | 下载：0

[VHDL编程] Encoder_Counter

说明：Encoder_counter DC Moter
<Sirinapa Arjsanam> 在 2025-06-09 上传 | 大小：1.24mb | 下载：0

[VHDL编程] stopwatch9_02-_2---worked

说明：一个基于DE1开发板制作的秒表，拥有启动，暂停，停止功能 内置寄存器，可以在计时是存储显示当前时间-DE1 development board based on the production of a stopwatch with start, pause, stop, features built-in registers that can be stored in the timing display the current time
<焱斐然> 在 2025-06-09 上传 | 大小：913kb | 下载：0

[VHDL编程] ps2_keyboard

说明：PS2 keyborad键盘扫描模块 可以实现FPGA的PS2通讯-PS2 keyborad keyboard scanning module can be implemented on FPGA PS2 newsletter
<焱斐然> 在 2025-06-09 上传 | 大小：26kb | 下载：0

[VHDL编程] pidviaVhdl

说明：VHDL实现PID发动机转速控制,内置程序说明，一目了然-VHDL realize PID control engine speed, built-in program instructions at a glance
<焱斐然> 在 2025-06-09 上传 | 大小：3kb | 下载：0

[VHDL编程] Calculator

说明：VHDL计算器，涉及PS2输入，VGA视频输出，加法器，BCD转化。可以通过研究代码学习以上知识-VHDL calculator, involving PS2 input, VGA video output, the adder, BCD transformation. You can learn more knowledge through research code
<焱斐然> 在 2025-06-09 上传 | 大小：1.42mb | 下载：0

[VHDL编程] shizhong

说明：verilog 语言编写整点报时的数字钟-verilog clock with hourly chime function
<yuan> 在 2025-06-09 上传 | 大小：545kb | 下载：0