资源列表
[VHDL编程] viterbideoderupdated
说明:Viterbi decoder source code is in verilog with CRCv-Viterbi decoder source code is in verilog with CRCv<hr> 在 2025-06-08 上传 | 大小:2kb | 下载:0
[VHDL编程] Encrypt_Decrypt(DES)_Verilog
说明:Encrypt and decrypt DES algorithm in verilog<hr> 在 2025-06-08 上传 | 大小:8kb | 下载:0
[VHDL编程] picture_vga
说明:基于FPGA的VGA接口程序设计(小绿人快跑)-VGA interface program design based on FPGA (little green men run)<常云鹏> 在 2025-06-08 上传 | 大小:3.63mb | 下载:0
[VHDL编程] uart_rx_module24
说明:UART serial interface communication based on FPGA, this modular by receiving PC serial port data (8), converted into parallel 24 data output<常云鹏> 在 2025-06-08 上传 | 大小:13.21mb | 下载:0
[VHDL编程] fp1-40-1_1
说明:fpga任意频率输出,精度《=2 ,串口控制分频系数,从50hz-51.2k精确分频,其中还包括小数点的处理。 通信部分:波特率处理模块、数据接受模块、数据校验及解码模块 分频部分:altpll锁相环模块,分频数计算模块、小数0.5检验模块、分频模块 -fpga any frequency output accuracy " = 2 , serial control division factor, from 50hz-51.2k precision divider, whi<houjiajun> 在 2025-06-08 上传 | 大小:6.79mb | 下载:0
[VHDL编程] delay
说明:VHDL代码,源用与两路DDS之间的相位差,现可用于产生相位差可编程的1m时钟,精度可精确到0.01分。输出两路时钟,带起始控制位-VHDL code, source with the phase difference between the two DDS, can now be used to produce 1m phase programmable clock accuracy can be accurate to 0.01 points. Output two clocks with<houjiajun> 在 2025-06-08 上传 | 大小:1kb | 下载:0
[VHDL编程] irigb_quartusii
说明:irigb码,b码的quartus ii实现,自动产生b码。irigb code, quartus ii b code implementations, automatic code generation b.-irigb code, quartus ii b code implementations, automatic code generation b.<houjiajun> 在 2025-06-08 上传 | 大小:238kb | 下载:0