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[VHDL编程] quartus_works_first
说明：基于verilog语言的，FPGA程序，实现可暂停的计时器与数码管显示功能，计时范围0~99秒，精度0.01秒，在EP1C3T100C8上亲测通过-Based verilog language, FPGA program implementation can pause the timer with digital display function, time range from 0 to 99 seconds, precision 0.01 seconds, measured by the<FT_Young> 在 2025-06-23 上传 | 大小：489kb | 下载：1
[VHDL编程] quartus_works_second
说明：基于verilog语言的，FPGA程序，实现频率计与数码管显示功能，转换频率48M，精度1Hz，量程1Hz~9999Hz，有欠频率和超频率提示，精度与量程可随外部设备改变而改变，在EP1C3T100C8上亲测通过-Based verilog language, FPGA procedures to achieve frequency meter with digital display, switching frequency 48M, precision 1Hz, range 1Hz ~ 99<FT_Young> 在 2025-06-23 上传 | 大小：4mb | 下载：0
[VHDL编程] iic
说明：使用的是FPGA单片机 通过IIC总线，对24LC04进行读写实验。写入512btye的数据，前256个数字为0到255，后256个数据为1。然后，将512byte数据读出来并打印。最后，对比数据是否相同，如果有不同，说明读写过程有错误-By using a single-chip FPGA IIC bus read and write on 24LC04 experiments. Write 512btye data, the first 256 digits from 0 to 255, a<赵莉> 在 2025-06-23 上传 | 大小：11.27mb | 下载：0
[VHDL编程] QUARTUS_WORK_FORTH
说明：基于verilog语言的，FPGA程序实现电脑与FPGA串口的数字传输，硬件设备为EP1C3T100C8，usb转RS232芯片为FT232BM，-Based verilog language, FPGA program FPGA serial digital transmission of computer and hardware devices to EP1C3T100C8, usb to RS232 chip FT232BM,<FT_Young> 在 2025-06-23 上传 | 大小：584kb | 下载：0
[VHDL编程] jpeg_encoder
说明：JPEG 编码器IP核，用verilog语言编写，不支持二级采样。-JPEG Encoder IP Core,The core is written in Verilog and is designed to be portable to any target device. This core does not perform subsampling- the resulting JPEG image will have 4:4:4 subsampling<jwchen> 在 2025-06-23 上传 | 大小：175kb | 下载：0