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文件名称:add_16_pipe

  • 所属分类：
  • VHDL编程
  • 资源属性：
  • [VHDL] [源码]
  • 上传时间：
  • 2012-11-26
  • 文件大小：
  • 1kb
  • 下载次数：
  • 0次
  • 提 供 者：
  • qjy***
  • 相关连接：
  • 无
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失败请重下，重下不扣分。
修正介绍说明

介绍说明－－下载内容均来自于网络，请自行研究使用

16位加法器的流水线计算,verilog代码，用于FPGA平台。-16 pipelined adder, verilog code for the FPGA platform.相关搜索： verilog
PIPELINED
ADDER
verilog
流水线
加法器
加法器
verilog
adder
FPGA
verilog
pipe
流水线
pipelined
DLX
verilog
code

(系统自动生成,下载前可以参看下载内容)

下载文件列表

add_16_pipe.v

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