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文件名称:add_16_pipe

  • 所属分类：
  • VHDL编程
  • 资源属性：
  • [VHDL] [源码]
  • 上传时间：
  • 2012-11-26
  • 文件大小：
  • 1kb
  • 下载次数：
  • 0次
  • 提 供 者：
  • qjy***
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  • 无
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修正介绍说明

介绍说明－－下载内容均来自于网络，请自行研究使用

16位加法器的流水线计算,verilog代码，用于FPGA平台。-16 pipelined adder, verilog code for the FPGA platform.
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下载文件列表

add_16_pipe.v

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