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文件名称:clock

  • 所属分类：
  • VHDL编程
  • 资源属性：
  • [VHDL] [源码]
  • 上传时间：
  • 2012-11-26
  • 文件大小：
  • 78kb
  • 下载次数：
  • 0次
  • 提 供 者：
  • p*
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  • 无
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修正介绍说明

介绍说明－－下载内容均来自于网络，请自行研究使用

dp_xiliux 的 CPLD Verilog设计实验,时钟演示.代码测试通过. -dp_xiliux the CPLD Verilog design experiments, clock demo. code test.相关搜索： cpld
verilog
clock

(系统自动生成,下载前可以参看下载内容)

下载文件列表

clock

.....\automake.log

.....\clock.bld

.....\clock.gyd

.....\clock.jed

.....\clock.jhd

.....\clock.jid

.....\clock.mfd

.....\clock.ngc

.....\clock.ngd

.....\clock.npl

.....\clock.pnx

.....\clock.prj

.....\clock.ptf

.....\clock.rpt

.....\clock.syr

.....\clock.ucf

.....\clock.v

.....\clock.vm6

.....\clock.xst

.....\clock._prj

.....\clock_ngdbuild.nav

.....\last_used.ucf

.....\ngdbuild.rsp

.....\tmperr.err

.....\_chipview.tcl

.....\_cpldfit.rsp

.....\_cpldfit.tcl

.....\_impact.log

.....\_ngdbld.rsp

.....\_ngo

.....\....\netlist.lst

.....\__clock_2prj_exewrap.rsp

.....\__impact.rsp

.....\__projnav.log

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