文件名称:usb1.1_Verilog

  • 所属分类:
  • VHDL编程
  • 资源属性:
  • [VHDL] [源码]
  • 上传时间:
  • 2012-11-26
  • 文件大小:
  • 128kb
  • 下载次数:
  • 1次
  • 提 供 者:
  • 李*
  • 相关连接:
  • 下载说明:
  • 别用迅雷下载,失败请重下,重下不扣分!

介绍说明--下载内容均来自于网络,请自行研究使用

usb1.1的设备控制器IP核,是用verilog硬件描述语言写的-USB1.1 IP core for device control, written with hardware describing language of Verilog.
(系统自动生成,下载前可以参看下载内容)

下载文件列表

usb1.1

......\generic_fifos

......\.............\generic_fifos

......\.............\.............\generic_fifos

......\.............\.............\.............\bench

......\.............\.............\.............\.....\CVS

......\.............\.............\.............\.....\...\Entries

......\.............\.............\.............\.....\...\Repository

......\.............\.............\.............\.....\...\Root

......\.............\.............\.............\.....\verilog

......\.............\.............\.............\.....\.......\CVS

......\.............\.............\.............\.....\.......\...\Entries

......\.............\.............\.............\.....\.......\...\Repository

......\.............\.............\.............\.....\.......\...\Root

......\.............\.............\.............\.....\.......\test_bench_top.v

......\.............\.............\.............\CVS

......\.............\.............\.............\...\Entries

......\.............\.............\.............\...\Repository

......\.............\.............\.............\...\Root

......\.............\.............\.............\doc

......\.............\.............\.............\...\CVS

......\.............\.............\.............\...\...\Entries

......\.............\.............\.............\...\...\Repository

......\.............\.............\.............\...\...\Root

......\.............\.............\.............\...\README.txt

......\.............\.............\.............\rtl

......\.............\.............\.............\...\CVS

......\.............\.............\.............\...\...\Entries

......\.............\.............\.............\...\...\Repository

......\.............\.............\.............\...\...\Root

......\.............\.............\.............\...\verilog

......\.............\.............\.............\...\.......\CVS

......\.............\.............\.............\...\.......\...\Entries

......\.............\.............\.............\...\.......\...\Repository

......\.............\.............\.............\...\.......\...\Root

......\.............\.............\.............\...\.......\generic_fifo_dc.v

......\.............\.............\.............\...\.......\generic_fifo_dc_gray.v

......\.............\.............\.............\...\.......\generic_fifo_lfsr.v

......\.............\.............\.............\...\.......\generic_fifo_sc_a.v

......\.............\.............\.............\...\.......\generic_fifo_sc_b.v

......\.............\.............\.............\...\.......\lfsr.v

......\.............\.............\.............\...\.......\timescale.v

......\.............\.............\.............\sim

......\.............\.............\.............\...\CVS

......\.............\.............\.............\...\...\Entries

......\.............\.............\.............\...\...\Repository

......\.............\.............\.............\...\...\Root

......\.............\.............\.............\...\rtl_sim

......\.............\.............\.............\...\.......\bin

......\.............\.............\.............\...\.......\...\CVS

......\.............\.............\.............\...\.......\...\...\Entries

......\.............\.............\.............\...\.......\...\...\Repository

......\.............\.............\.............\...\.......\...\...\Root

......\.............\.............\.............\...\.......\...\Makefile

......\.............\.............\.............\...\.......\CVS

......\.............\.............\.............\...\.......\...\Entries

......\.............\.............\.............\...\.......\...\Repository

......\.............\.............\.............\...\.......\...\Root

......\.............\.............\.............\...\.......\run

......\.............\.............\.............\...\.......\...\CVS

......\.............\.............\.............\...\.......\...\...\Entries

......\.............\.............\.............\...\.......\...\...\Repository

......\.............\.............\.............\...

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