文件名称:minusself23to0

  • 所属分类:
  • VHDL编程
  • 资源属性:
  • [VHDL] [源码]
  • 上传时间:
  • 2012-11-26
  • 文件大小:
  • 2kb
  • 下载次数:
  • 0次
  • 提 供 者:
  • 申*
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介绍说明--下载内容均来自于网络,请自行研究使用

verilog描述

23:59:59-00:00:00自减计时器

按set键,进入设置,依次是反向计时,小时,分钟,秒设置,然后有进入反向计时,



在方向计时状态,按timmer键,进入计时,在计时状态,按timmer可以暂停和计时切换,

暂停状态,按ADJ,直接清零,设置状态按timmer键或是60秒无外部输入信号,退出设置状态-Verilog descr iption 23:59:59-00:00:00 since by timer set by the key, enter the settings, followed by reverse-time, hours, minutes, seconds set, and then have access to reverse time, in the direction of time, and by Timmer key, enter the time, in time, and may be suspended by Timmer and the time switch, paused, press ADJ, directly cleared, set state by Timmer key or 60 seconds without external input signal from the set state
相关搜索: 计时器

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下载文件列表

minusself23to0.v

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