文件名称:adder

  • 所属分类:
  • VHDL编程
  • 资源属性:
  • [ASM] [源码]
  • 上传时间:
  • 2012-11-26
  • 文件大小:
  • 67kb
  • 下载次数:
  • 0次
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介绍说明--下载内容均来自于网络,请自行研究使用

一个verilog的源码程序,用于加法器实验程序-A source of verilog procedures, experimental procedures for the adder
(系统自动生成,下载前可以参看下载内容)

下载文件列表

adder

.....\ise

.....\...\adder

.....\...\.....\.untf

.....\...\.....\adder.bgn

.....\...\.....\adder.bit

.....\...\.....\adder.bld

.....\...\.....\adder.cmd_log

.....\...\.....\adder.dhp

.....\...\.....\adder.drc

.....\...\.....\adder.lfp

.....\...\.....\adder.lso

.....\...\.....\adder.mrp

.....\...\.....\adder.nc1

.....\...\.....\adder.ncd

.....\...\.....\adder.ngc

.....\...\.....\adder.ngd

.....\...\.....\adder.ngm

.....\...\.....\adder.ngr

.....\...\.....\adder.npl

.....\...\.....\adder.pad

.....\...\.....\adder.pad_txt

.....\...\.....\adder.par

.....\...\.....\adder.pcf

.....\...\.....\adder.placed_ncd_tracker

.....\...\.....\adder.prj

.....\...\.....\adder.routed_ncd_tracker

.....\...\.....\adder.stx

.....\...\.....\adder.syr

.....\...\.....\adder.twr

.....\...\.....\adder.twx

.....\...\.....\adder.ucf

.....\...\.....\adder.ucf.untf

.....\...\.....\adder.ut

.....\...\.....\adder.v

.....\...\.....\adder.xpi

.....\...\.....\adder_map.ncd

.....\...\.....\adder_map.ngm

.....\...\.....\adder_pad.csv

.....\...\.....\adder_pad.txt

.....\...\.....\adder_vhdl.prj

.....\...\.....\automake.log

.....\...\.....\bitgen.ut

.....\...\.....\xst

.....\...\.....\...\work

.....\...\.....\...\....\hdllib.ref

.....\...\.....\...\....\vlg54

.....\...\.....\...\....\.....\adder.bin

.....\...\.....\_ngo

.....\...\.....\....\netlist.lst

.....\...\.....\__projnav

.....\...\.....\.........\adder.gfl

.....\...\.....\.........\adder.xst

.....\...\.....\.........\adder_flowplus.gfl

.....\...\.....\.........\adder_ncdTOut_tcl.rsp

.....\...\.....\.........\bitgen.rsp

.....\...\.....\.........\ednTOngd_tcl.rsp

.....\...\.....\.........\map.log

.....\...\.....\.........\nc1TOncd_tcl.rsp

.....\...\.....\.........\par.log

.....\...\.....\.........\parentAssignPackagePinsApp_tcl.rsp

.....\...\.....\.........\posttrc.log

.....\...\.....\.........\runXst_tcl.rsp

.....\...\.....\__projnav.log

.....\modelsim

.....\........\adder.cr.mti

.....\........\adder.mpf

.....\........\vsim.wlf

.....\........\work

.....\........\....\adder

.....\........\....\.....\verilog.asm

.....\........\....\.....\_primary.dat

.....\........\....\.....\_primary.vhd

.....\........\....\tb_adder

.....\........\....\........\verilog.asm

.....\........\....\........\_primary.dat

.....\........\....\........\_primary.vhd

.....\........\....\_info

.....\rtl

.....\...\adder.v

.....\...\tb_adder.v

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