收藏

文件名称:state

  • 所属分类：
  • VHDL编程
  • 资源属性：
  • [ASM] [源码]
  • 上传时间：
  • 2012-11-26
  • 文件大小：
  • 269kb
  • 下载次数：
  • 0次
  • 提 供 者：
  • ki***
  • 相关连接：
  • 无
  • 下载说明：
  • 别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容均来自于网络，请自行研究使用

verilog语言编写的miller解码的状态转换模块，这个是仿真成功了的-verilog language miller decoding module state transition, this is the successful simulation of the
(系统自动生成,下载前可以参看下载内容)

下载文件列表

state

.....\results.txt

.....\state.cmd_log

.....\state.ise

.....\state.ise_ISE_Backup

.....\state.lso

.....\state.ngc

.....\state.ngr

.....\state.prj

.....\state.stx

.....\state.syr

.....\state.v

.....\state.xst

.....\state_summary.html

.....\state_tb.ado

.....\state_tb.ano

.....\state_tb.ant

.....\state_tb.fdo

.....\state_tb.jhd

.....\state_tb.tbw

.....\state_tb.tfw

.....\state_tb.udo

.....\state_tb.xwv

.....\state_tb.xwv_bak

.....\state_tb_bencher.prj

.....\state_vhdl.prj

.....\transcript

.....\vsim.wlf

.....\work

.....\....\glbl

.....\....\....\verilog.asm

.....\....\....\_primary.dat

.....\....\....\_primary.vhd

.....\....\state

.....\....\.....\verilog.asm

.....\....\.....\_primary.dat

.....\....\.....\_primary.vhd

.....\....\state_tb

.....\....\........\verilog.asm

.....\....\........\_primary.dat

.....\....\........\_primary.vhd

.....\....\_info

.....\xst

.....\...\dump.xst

.....\...\........\state.prj

.....\...\........\.........\ngx

.....\...\........\.........\...\notopt

.....\...\........\.........\...\opt

.....\...\projnav.tmp

.....\...\work

.....\...\....\hdllib.ref

.....\...\....\vlg09

.....\...\....\.....\state.bin

.....\_xmsgs

.....\......\xst.xmsgs



相关说明

  • 本站资源为会员上传分享交流与学习,如有侵犯您的权益,请联系我们删除.
  • 本站是交换下载平台，提供交流渠道，下载内容来自于网络，除下载问题外，其它问题请自行百度。更多...
  • 请直接用浏览器下载本站内容，不要使用迅雷之类的下载软件，用WinRAR最新版进行解压.
  • 如果您发现内容无法下载，请稍后再次尝试；或者到消费记录里找到下载记录反馈给我们.
  • 下载后发现下载的内容跟说明不相乎，请到消费记录里找到下载记录反馈给我们，经确认后退回积分.
  • 如下载前有疑问，可以通过点击"提供者"的名字，查看对方的联系方式，联系对方咨询.
查看所有评论

相关评论

暂无评论内容．

发表评论

*主　　题：
*内　　容：
*验 证 码：

源码中国 www.ymcn.org