文件名称:chengfa-verilog

  • 所属分类:
  • VHDL编程
  • 资源属性:
  • [VHDL] [源码]
  • 上传时间:
  • 2012-11-26
  • 文件大小:
  • 138kb
  • 下载次数:
  • 0次
  • 提 供 者:
  • 王*
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介绍说明--下载内容均来自于网络,请自行研究使用

booth乘法器verilog代码.利用移位和加法来实现乘法-verilog
相关搜索: booth
verilog
booth
verilog

(系统自动生成,下载前可以参看下载内容)

下载文件列表

booth乘法器verilog代码\booth.qpf

......................\booth.qsf

......................\prev_cmp_booth.qmsg

......................\booth.vwf

......................\booth.v.bak

......................\booth.map.summary

......................\booth.sim.rpt

......................\BBooth.v

......................\booth.qws

......................\booth.done

......................\BBooth.v.bak

......................\booth.map.rpt

......................\booth.flow.rpt

......................\booth.map.smsg

......................\serv_req_info.txt

......................\db\mux_cfc.tdf

......................\..\booth.db_info

......................\..\booth.map_bb.logdb

......................\..\booth.sld_design_entry.sci

......................\..\prev_cmp_booth.map.qmsg

......................\..\booth.fnsim.qmsg

......................\..\booth.map.qmsg

......................\..\booth.cbx.xml

......................\..\booth.hif

......................\..\booth.rtlv_sg.cdb

......................\..\booth.rtlv.hdb

......................\..\booth.hier_info

......................\..\booth.eco.cdb

......................\..\booth.cmp.rdb

......................\..\prev_cmp_booth.sim.qmsg

......................\..\booth.rtlv_sg_swap.cdb

......................\..\booth.sim.qmsg

......................\..\booth.sim.hdb

......................\..\booth.psp

......................\..\booth.dbp

......................\..\booth.pss

......................\..\booth.pre_map.cdb

......................\..\booth.sim_ori.vwf

......................\..\booth.pre_map.hdb

......................\..\wed.wsf

......................\..\booth.syn_hier_info

......................\..\booth.sgdiff.cdb

......................\..\add_sub_3rh.tdf

......................\..\booth.sgdiff.hdb

......................\..\booth.sld_design_entry_dsc.sci

......................\..\booth.map.ecobp

......................\..\add_sub_gnh.tdf

......................\..\booth.map.cdb

......................\..\add_sub_hnh.tdf

......................\..\booth.sim.rdb

......................\..\booth.map_bb.cdb

......................\..\booth.map_bb.hdb

......................\..\booth.fnsim.hdb

......................\..\booth.map.logdb

......................\..\booth.map.hdb

......................\..\booth.eds_overflow

......................\..\booth.map.bpm

......................\db

booth乘法器verilog代码

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