文件名称:ethernet

  • 所属分类:
  • VHDL编程
  • 资源属性:
  • [PDF]
  • 上传时间:
  • 2012-11-26
  • 文件大小:
  • 825kb
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以太网MAC层IP核设计Veriolg代码,包括TESTBECH平台和设计文档-Ethernet MAC layer IP core design Veriolg code, including TESTBECH platform and design documents
(系统自动生成,下载前可以参看下载内容)

下载文件列表

ethernet\README.txt

........\rtl\verilog\BUGS

........\...\.......\eth_clockgen.v

........\...\.......\eth_cop.v

........\...\.......\eth_crc.v

........\...\.......\eth_defines.v

........\...\.......\eth_fifo.v

........\...\.......\eth_maccontrol.v

........\...\.......\eth_macstatus.v

........\...\.......\eth_miim.v

........\...\.......\eth_outputcontrol.v

........\...\.......\eth_random.v

........\...\.......\eth_receivecontrol.v

........\...\.......\eth_register.v

........\...\.......\eth_registers.v

........\...\.......\eth_rxaddrcheck.v

........\...\.......\eth_rxcounters.v

........\...\.......\eth_rxethmac.v

........\...\.......\eth_rxstatem.v

........\...\.......\eth_shiftreg.v

........\...\.......\eth_spram_256x32.v

........\...\.......\eth_top.v

........\...\.......\eth_transmitcontrol.v

........\...\.......\eth_txcounters.v

........\...\.......\eth_txethmac.v

........\...\.......\eth_txstatem.v

........\...\.......\eth_wishbone.v

........\...\.......\nLint.rc

........\...\.......\timescale.v

........\...\.......\TODO

........\...\verilog

........\rtl

........\doc\ethernet_datasheet_OC_head.pdf

........\...\ethernet_product_brief_OC_head.pdf

........\...\eth_design_document.pdf

........\...\eth_speci.pdf

........\...\src\ethernet_datasheet_OC_head.doc

........\...\...\ethernet_product_brief_OC_head.doc

........\...\...\eth_design_document.doc

........\...\...\eth_speci.doc

........\...\src

........\doc

........\bench\verilog\eth_host.v

........\.....\.......\eth_memory.v

........\.....\.......\eth_phy.v

........\.....\.......\eth_phy_defines.v

........\.....\.......\tb_cop.v

........\.....\.......\tb_ethernet.v

........\.....\.......\tb_ethernet_with_cop.v

........\.....\.......\tb_eth_defines.v

........\.....\.......\tb_eth_top.v

........\.....\.......\wb_bus_mon.v

........\.....\.......\wb_master32.v

........\.....\.......\wb_master_behavioral.v

........\.....\.......\wb_model_defines.v

........\.....\.......\wb_slave_behavioral.v

........\.....\verilog

........\bench

ethernet

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