文件名称:adder1

  • 所属分类:
  • VHDL编程
  • 资源属性:
  • [Text]
  • 上传时间:
  • 2012-11-26
  • 文件大小:
  • 1kb
  • 下载次数:
  • 0次
  • 提 供 者:
  • 王**
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介绍说明--下载内容均来自于网络,请自行研究使用

此源代码是基于Verilog语言的“与-或-非”门电路 、用 case语句描述的 4 选 1 数据选择器、同步置数、同步清零的计数器 、用 always 过程语句描述的简单算术逻辑单元、用 begin-end 串行块产生信号波形 ,有广泛的应用,比如编码器领域。-This source code is based on the Verilog language, " and- or- not" gate, with the case statement described in the 4 to 1 data selector, set the number of synchronization, the synchronization counter is cleared, the process of statement always described by simple arithmetic logic unit by serial block begin-end signal waveforms generated, there is a wide range of applications, such as encoder areas.
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adder1.txt

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