文件名称:sdram_control

  • 所属分类:
  • VHDL编程
  • 资源属性:
  • [ASM] [源码]
  • 上传时间:
  • 2012-11-26
  • 文件大小:
  • 2.66mb
  • 下载次数:
  • 0次
  • 提 供 者:
  • 林**
  • 相关连接:
  • 下载说明:
  • 别用迅雷下载,失败请重下,重下不扣分!

介绍说明--下载内容均来自于网络,请自行研究使用

基于硬件语言Verilog的一个sdram控制器的设计以及仿真-Verilog language, a hardware-based controller design and simulation sdram
相关搜索: sdram_control

(系统自动生成,下载前可以参看下载内容)

下载文件列表

sdram_control\doc\read_me.doc

.............\...\SDRAM.doc

.............\...\sdr_sdram.pdf

.............\...\~$SDRAM.doc

.............\sim\altera_mf.v

.............\...\Command.v

.............\...\control_interface.v

.............\...\mt48lc2m32b2.v

.............\...\Params.v

.............\...\sdram_test.cr.mti

.............\...\sdram_test.mpf

.............\...\sdram_test.wlf

.............\...\sdram_test_tb.v

.............\...\transcript

.............\...\vsim.wlf

.............\...\wave.do

.............\...\.ork\@a@l@t@e@r@a_@d@e@v@i@c@e_@f@a@m@i@l@i@e@s\verilog.asm

.............\...\....\..........................................\_primary.dat

.............\...\....\..........................................\_primary.vhd

.............\...\....\.m@f_pll_reg\verilog.asm

.............\...\....\............\_primary.dat

.............\...\....\............\_primary.vhd

.............\...\....\.....ram7x20_syn\verilog.asm

.............\...\....\................\_primary.dat

.............\...\....\................\_primary.vhd

.............\...\....\.....stratixii_pll\verilog.asm

.............\...\....\..................\_primary.dat

.............\...\....\..................\_primary.vhd

.............\...\....\............_pll\verilog.asm

.............\...\....\................\_primary.dat

.............\...\....\................\_primary.vhd

.............\...\....\alt3pram\verilog.asm

.............\...\....\........\_primary.dat

.............\...\....\........\_primary.vhd

.............\...\....\...accumulate\verilog.asm

.............\...\....\.............\_primary.dat

.............\...\....\.............\_primary.vhd

.............\...\....\...cam\verilog.asm

.............\...\....\......\_primary.dat

.............\...\....\......\_primary.vhd

.............\...\....\....dr_rx\verilog.asm

.............\...\....\.........\_primary.dat

.............\...\....\.........\_primary.vhd

.............\...\....\.......tx\verilog.asm

.............\...\....\.........\_primary.dat

.............\...\....\.........\_primary.vhd

.............\...\....\....lklock\verilog.asm

.............\...\....\..........\_primary.dat

.............\...\....\..........\_primary.vhd

.............\...\....\...ddio_bidir\verilog.asm

.............\...\....\.............\_primary.dat

.............\...\....\.............\_primary.vhd

.............\...\....\........in\verilog.asm

.............\...\....\..........\_primary.dat

.............\...\....\..........\_primary.vhd

.............\...\....\........out\verilog.asm

.............\...\....\...........\_primary.dat

.............\...\....\...........\_primary.vhd

.............\...\....\....pram\verilog.asm

.............\...\....\........\_primary.dat

.............\...\....\........\_primary.vhd

.............\...\....\...fp_mult\verilog.asm

.............\...\....\..........\_primary.dat

.............\...\....\..........\_primary.vhd

.............\...\....\...lvds_rx\verilog.asm

.............\...\....\..........\_primary.dat

.............\...\....\..........\_primary.vhd

.............\...\....\........tx\verilog.asm

.............\...\....\..........\_primary.dat

.............\...\....\..........\_primary.vhd

.............\...\....\...mult_accum\verilog.asm

.............\...\....\.............\_primary.dat

.............\...\....\.............\_primary.vhd

.............\...\....\.........dd\verilog.asm

.............\...\....\...........\_primary.dat

.............\...\....\...........\_primary.vhd

.............\...\....\...pll\verilog.asm

.............\...\....\......\_primary.dat

.............\...\....\......\_primary.vhd

.............\...\....\...qpram\verilog.asm

.............\...\....\........\_primary.dat

.............\...\....\........\_primary.vhd

.............\...\....\...shift_taps\verilog.asm

.............\...\....\.............\_primary.dat

.............\...\....\.............\_primary.vhd

.............\...\....\....qrt\verilog.asm

.............\...\....\.......\_primary.dat

.............\...\....\.......\_primary.vhd

.............\...\....\....yncram\verilog.asm

.............\...\....\..........\_primary.dat

..

相关说明

  • 本站资源为会员上传分享交流与学习,如有侵犯您的权益,请联系我们删除.
  • 本站是交换下载平台,提供交流渠道,下载内容来自于网络,除下载问题外,其它问题请自行百度更多...
  • 请直接用浏览器下载本站内容,不要使用迅雷之类的下载软件,用WinRAR最新版进行解压.
  • 如果您发现内容无法下载,请稍后再次尝试;或者到消费记录里找到下载记录反馈给我们.
  • 下载后发现下载的内容跟说明不相乎,请到消费记录里找到下载记录反馈给我们,经确认后退回积分.
  • 如下载前有疑问,可以通过点击"提供者"的名字,查看对方的联系方式,联系对方咨询.

相关评论

暂无评论内容.

发表评论

*主  题:
*内  容:
*验 证 码:

源码中国 www.ymcn.org