文件名称:SDRAM-control

  • 所属分类:
  • VHDL编程
  • 资源属性:
  • [ASM] [源码]
  • 上传时间:
  • 2012-11-26
  • 文件大小:
  • 2.69mb
  • 下载次数:
  • 0次
  • 提 供 者:
  • 金**
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介绍说明--下载内容均来自于网络,请自行研究使用

SDRAM控制器的Verilog源代码,主要用于SDR-SDRAM-SDRAM controller
相关搜索: SDRAM
CONTROL

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下载文件列表

基于FPGA对sdram控制器的设计(VERILOG语言)\sdram_control\doc\read_me.doc

..........................................\.............\...\SDRAM.doc

..........................................\.............\...\sdr_sdram.pdf

..........................................\.............\sim\altera_mf.v

..........................................\.............\...\Command.v

..........................................\.............\...\control_interface.v

..........................................\.............\...\mt48lc2m32b2.v

..........................................\.............\...\Params.v

..........................................\.............\...\sdram_test.cr.mti

..........................................\.............\...\sdram_test.mpf

..........................................\.............\...\sdram_test.wlf

..........................................\.............\...\sdram_test_tb.v

..........................................\.............\...\transcript

..........................................\.............\...\vsim.wlf

..........................................\.............\...\wave.do

..........................................\.............\...\.ork\@a@l@t@e@r@a_@d@e@v@i@c@e_@f@a@m@i@l@i@e@s\verilog.asm

..........................................\.............\...\....\..........................................\_primary.dat

..........................................\.............\...\....\..........................................\_primary.vhd

..........................................\.............\...\....\.m@f_pll_reg\verilog.asm

..........................................\.............\...\....\............\_primary.dat

..........................................\.............\...\....\............\_primary.vhd

..........................................\.............\...\....\.....ram7x20_syn\verilog.asm

..........................................\.............\...\....\................\_primary.dat

..........................................\.............\...\....\................\_primary.vhd

..........................................\.............\...\....\.....stratixii_pll\verilog.asm

..........................................\.............\...\....\..................\_primary.dat

..........................................\.............\...\....\..................\_primary.vhd

..........................................\.............\...\....\............_pll\verilog.asm

..........................................\.............\...\....\................\_primary.dat

..........................................\.............\...\....\................\_primary.vhd

..........................................\.............\...\....\alt3pram\verilog.asm

..........................................\.............\...\....\........\_primary.dat

..........................................\.............\...\....\........\_primary.vhd

..........................................\.............\...\....\...accumulate\verilog.asm

..........................................\.............\...\....\.............\_primary.dat

..........................................\.............\...\....\.............\_primary.vhd

..........................................\.............\...\....\...cam\verilog.asm

..........................................\.............\...\....\......\_primary.dat

..........................................\.............\...\....\......\_primary.vhd

..........................................\.............\...\....\....dr_rx\verilog.asm

..........................................\.............\...\....\.........\_primary.dat

..........................................\.............\...\....\.........\_primary.vhd

..........................................\.............\...\....\.......tx\verilog.asm

..........................................\.............\...\....\.........\_primary.dat

..........................................\.............\...\....\.........\_primary.vhd

..........................................\.............\...\....\....lklock\verilog.asm

..........................................\.............\...\

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