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文件名称:verilogfile

  • 所属分类：
  • VHDL编程
  • 资源属性：
  • [VHDL] [源码]
  • 上传时间：
  • 2012-11-26
  • 文件大小：
  • 702kb
  • 下载次数：
  • 0次
  • 提 供 者：
  • Ja***
  • 相关连接：
  • 无
  • 下载说明：
  • 别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容均来自于网络，请自行研究使用

现有16 位寄存器。初始值为0。每个时钟周期寄存器的值会左移1位，并且将输入的数据data_in 作为寄存器的最低位，寄存器原来的最高位将被丢弃。要求每个周期实时输出该16 位寄存器对7 求余的余数data_out[3:0]。-16-bit mod-7 divider.
(系统自动生成,下载前可以参看下载内容)

下载文件列表

verilogfile\状态机版\2\area_report.rpt

...........\........\.\dc.log

...........\........\.\Screenshot-1.png

...........\........\.\Screenshot-2.png

...........\........\.\Screenshot-3.png

...........\........\.\Screenshot-4.png

...........\........\.\Screenshot-5.png

...........\........\.\Screenshot.png

...........\........\.\smic18.v

...........\........\.\stmac2.v

...........\........\.\stmac2.v~

...........\........\.\stmac2_net.v

...........\........\.\tb2.v

...........\........\.\tb2.v~

...........\........\.\timing_report.rpt

...........\........\.\transcript

...........\非状态机版\1\area_report.rpt

...........\..........\.\dc.log

...........\..........\.\Screenshot-1.png

...........\..........\.\Screenshot-10.png

...........\..........\.\Screenshot-2.png

...........\..........\.\Screenshot-3.png

...........\..........\.\Screenshot-4.png

...........\..........\.\Screenshot-5.png

...........\..........\.\Screenshot-6.png

...........\..........\.\Screenshot-7.png

...........\..........\.\Screenshot-8.png

...........\..........\.\Screenshot-9.png

...........\..........\.\Screenshot.png

...........\..........\.\stmac.v

...........\..........\.\stmac_net.v

...........\..........\.\tb.v

...........\..........\.\timing_report.rpt

...........\..........\.\transcript

...........\状态机版\2

...........\非状态机版\1

...........\状态机版

...........\非状态机版

verilogfile

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