文件名称:verilog-HDL-code

  • 所属分类:
  • VHDL编程
  • 资源属性:
  • [ASM] [源码]
  • 上传时间:
  • 2013-08-14
  • 文件大小:
  • 13.88mb
  • 下载次数:
  • 0次
  • 提 供 者:
  • su***
  • 相关连接:
  • 下载说明:
  • 别用迅雷下载,失败请重下,重下不扣分!

介绍说明--下载内容均来自于网络,请自行研究使用

Verilog HDL程序设计实例详解的源代码-verilog HDL code
(系统自动生成,下载前可以参看下载内容)

下载文件列表





Verilog HDL程序设计实例详解A\Verilog HDL程序设计实例详解 光盘\Chapter-13\risc8\alu.v

............................\................................\..........\.....\basic.rom

............................\................................\..........\.....\cpu.v

............................\................................\..........\.....\cpu_test.v

............................\................................\..........\.....\dram.v

............................\................................\..........\.....\exp.v

............................\................................\..........\.....\idec.v

............................\................................\..........\.....\pram.v

............................\................................\..........\.....\regs.v

............................\................................\..........\.....\risc8.cr.mti

............................\................................\..........\.....\risc8.mpf

............................\................................\..........\.....\risc8.vcd

............................\................................\..........\.....\sindata.hex

............................\................................\..........\.....\transcript

............................\................................\..........\.....\vsim.wlf

............................\................................\..........\.....\chart\图13-11.bmp

............................\................................\..........\.....\.....\图13-13.bmp

............................\................................\..........\.....\.....\图13-15.bmp

............................\................................\..........\.....\.....\图13-16.bmp

............................\................................\..........\.....\.....\图13-17.bmp

............................\................................\..........\.....\.....\图13-18.bmp

............................\................................\..........\.....\.....\图13-20.bmp

............................\................................\..........\.....\.....\图13-6.bmp

............................\................................\..........\.....\.....\图13-7.bmp

............................\................................\..........\.....\.....\图13-9.bmp

............................\................................\..........\.....\.....\表13-1.bmp

............................\................................\..........\.....\wave\alu.bmp

............................\................................\..........\.....\....\cpu-1.bmp

............................\................................\..........\.....\....\cpu-2.bmp

............................\................................\..........\.....\....\cpu_test.bmp

............................\................................\..........\.....\....\exp.bmp

............................\................................\..........\.....\....\idec.bmp

............................\................................\..........\.....\....\pram.bmp

............................\................................\..........\.....\....\regs.bmp

............................\................................\..........\.....\.ork\_info

............................\................................\..........\.....\....\risc8.vcd

............................\................................\..........\.....\....\alu\_primary.dat

............................\................................\..........\.....\....\...\_primary.vhd

............................\................................\..........\.....\....\...\verilog.asm

............................\................................\..........\.....\....\cpu\_primary.dat

............................\................................\..........\.....\....\...\_primary.vhd

............................\................................\..........\.....\....\...\verilog.asm

............................\................................\..........\.....\....\..._test\_primary.dat

............................\................................\........

相关说明

  • 本站资源为会员上传分享交流与学习,如有侵犯您的权益,请联系我们删除.
  • 本站是交换下载平台,提供交流渠道,下载内容来自于网络,除下载问题外,其它问题请自行百度更多...
  • 请直接用浏览器下载本站内容,不要使用迅雷之类的下载软件,用WinRAR最新版进行解压.
  • 如果您发现内容无法下载,请稍后再次尝试;或者到消费记录里找到下载记录反馈给我们.
  • 下载后发现下载的内容跟说明不相乎,请到消费记录里找到下载记录反馈给我们,经确认后退回积分.
  • 如下载前有疑问,可以通过点击"提供者"的名字,查看对方的联系方式,联系对方咨询.

相关评论

暂无评论内容.

发表评论

*主  题:
*内  容:
*验 证 码:

源码中国 www.ymcn.org