文件名称:DIFF

  • 所属分类:
  • VHDL编程
  • 资源属性:
  • [ASM] [源码]
  • 上传时间:
  • 2013-11-22
  • 文件大小:
  • 333kb
  • 下载次数:
  • 0次
  • 提 供 者:
  • 李*
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  • 下载说明:
  • 别用迅雷下载,失败请重下,重下不扣分!

介绍说明--下载内容均来自于网络,请自行研究使用

基于FPGA的DIFF详细设计方案(附带详细设计方案及代码)-FPGA-based DIFF detailed design (with the detailed design and code)
(系统自动生成,下载前可以参看下载内容)

下载文件列表





DIFF\db\DIFF.cbx.xml

....\..\DIFF.cmp.rdb

....\..\DIFF.dbp

....\..\DIFF.db_info

....\..\DIFF.eco.cdb

....\..\DIFF.hier_info

....\..\DIFF.hif

....\..\DIFF.map.bpm

....\..\DIFF.map.cdb

....\..\DIFF.map.ecobp

....\..\DIFF.map.hdb

....\..\DIFF.map.logdb

....\..\DIFF.map.qmsg

....\..\DIFF.map_bb.cdb

....\..\DIFF.map_bb.hdb

....\..\DIFF.map_bb.logdb

....\..\DIFF.pre_map.cdb

....\..\DIFF.pre_map.hdb

....\..\DIFF.psp

....\..\DIFF.pss

....\..\DIFF.rpp.qmsg

....\..\DIFF.rtlv.hdb

....\..\DIFF.rtlv_sg.cdb

....\..\DIFF.rtlv_sg_swap.cdb

....\..\DIFF.sgate.rvd

....\..\DIFF.sgate_sm.rvd

....\..\DIFF.sgdiff.cdb

....\..\DIFF.sgdiff.hdb

....\..\DIFF.sld_design_entry.sci

....\..\DIFF.sld_design_entry_dsc.sci

....\..\DIFF.syn_hier_info

....\..\DIFF.tis_db_list.ddb

....\..\prev_cmp_DIFF.map.qmsg

....\..\prev_cmp_DIFF.qmsg

....\DIFF.done

....\DIFF.flow.rpt

....\DIFF.map.rpt

....\DIFF.map.smsg

....\DIFF.map.summary

....\DIFF.qpf

....\DIFF.qpf.bak

....\DIFF.qsf

....\DIFF.qsf.bak

....\DIFF.qws

....\RTL\DIFF.jpg

....\...\DIFF.v

....\...\DIFF.v.bak

....\...\xxxx.v.bak

....\TB\compare.v.bak

....\..\DIFF.cr.mti

....\..\DIFF.mpf

....\..\DIFF.v

....\..\DIFF.v.bak

....\..\flow_proc.v.bak

....\..\TB.cr.mti

....\..\TB.mpf

....\..\TB.mpf.bak

....\..\TB.v

....\..\TB.v.bak

....\..\transcript

....\..\vish_stacktrace.vstf

....\..\vsim.wlf

....\..\wave.do

....\..\wave.jpg

....\..\.ork\@d@i@f@f\verilog.asm

....\..\....\........\_primary.dat

....\..\....\........\_primary.vhd

....\..\....\.t@b\verilog.asm

....\..\....\....\_primary.dat

....\..\....\....\_primary.vhd

....\..\....\...c@a@m\verilog.asm

....\..\....\........\_primary.dat

....\..\....\........\_primary.vhd

....\..\....\compare\verilog.asm

....\..\....\.......\_primary.dat

....\..\....\.......\_primary.vhd

....\..\....\flow_proc\verilog.asm

....\..\....\.........\_primary.dat

....\..\....\.........\_primary.vhd

....\..\....\TB\verilog.asm

....\..\....\..\_primary.dat

....\..\....\..\_primary.vhd

....\..\....\_info

....\详细设计方案\详细设计方案_DIFF.doc

....\TB\work\@d@i@f@f

....\..\....\@t@b

....\..\....\@t@c@a@m

....\..\....\compare

....\..\....\flow_proc

....\..\....\TB

....\..\work

....\db

....\RTL

....\TB

....\详细设计方案

DIFF

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