文件名称:CPU-Pipeline

  • 所属分类:
  • VHDL编程
  • 资源属性:
  • 上传时间:
  • 2018-02-27
  • 文件大小:
  • 14kb
  • 下载次数:
  • 0次
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  • Si C****
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五级流水线的CPU的工程文件,在vivado上用verilog语言实现,包括串口,可进行简单的数学加法运算。(Five-stage pipeline CPU project files, including the serial port. vivado Verilog language. This CPU can do simple mathematical addition.)
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verilog

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文件名大小更新时间
cpu_final.srcs\constrs_1\imports\Desktop\cons.xdc 3593 2016-07-12
cpu_final.srcs\sources_1\imports\Desktop\fight_for_final.srcs\sources_1\imports\sources_1\imports\my cpu\ALU.v 2726 2016-07-27
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cpu_final.srcs\sources_1\imports\Desktop\fight_for_final.srcs\sources_1\imports\sources_1\imports\my cpu\CPU_pipe.v 8563 2016-07-27
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cpu_final.srcs\sources_1\imports\Desktop\fight_for_final.srcs\sources_1\imports\sources_1\imports\my cpu\Forward.v 1032 2016-07-12
cpu_final.srcs\sources_1\imports\Desktop\fight_for_final.srcs\sources_1\imports\sources_1\imports\my cpu\Hazard.v 1249 2016-07-26
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cpu_final.srcs\sources_1\imports\Desktop\fight_for_final.srcs\sources_1\imports\sources_1\imports\my cpu\p_reg.v 4713 2016-07-27
cpu_final.srcs\sources_1\imports\Desktop\fight_for_final.srcs\sources_1\imports\sources_1\imports\my cpu\regfile(1).v 609 2016-07-27
cpu_final.srcs\sources_1\imports\Desktop\fight_for_final.srcs\sources_1\imports\sources_1\imports\my cpu\rom(1).v 5322 2016-07-27
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