文件名称:RS

  • 所属分类:
  • VHDL编程
  • 资源属性:
  • [HTML]
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  • 2017-08-25
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  • 3.68mb
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本文设计了基于FPGA的,用verilog HDL语言描述的在伽罗华域GF( )上的RS(6,4)编码器。在ISE软件上用verilog HDL语言分别对每个模块进行描述,然后在软件上进行编译、仿真,最终实现RS(6,4)编码,下载之后用chipscope采集数据,分析符合仿真结果,达到设计的要求。(This paper is designed based on FPGA, described by Verilog HDL language in Galois field GF () on RS (6,4) encoder. Using the ISE software Verilog HDL language for each module is described, and then compile, simulation in software, the ultimate realization of the RS (6,4) encoding, after downloading by chipscope data acquisition, the analysis with the simulation results meet the design requirements.)
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RS\decode.ngc

RS\decode.ngr

RS\decode.prj

RS\decode.stx

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RS\decode.xst

RS\decode_xst.xrpt

RS\div_2HZ.cmd_log

RS\div_2HZ.lso

RS\div_2HZ.ngc

RS\div_2HZ.ngr

RS\div_2HZ.prj

RS\div_2HZ.stx

RS\div_2HZ.syr

RS\div_2HZ.xst

RS\div_2HZ_cs.blc

RS\div_2HZ_cs.ngc

RS\div_2HZ_envsettings.html

RS\div_2HZ_summary.html

RS\div_2HZ_xst.xrpt

RS\impact.xsl

RS\impact_impact.xwbt

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RS\iseconfig\RS.xreport

RS\iseconfig\RS_TOP.xreport

RS\pa.fromNetlist.tcl

RS\par_usage_statistics.html

RS\planAhead.ngc2edif.log

RS\planAhead_pid3888.debug

RS\planAhead_pid4152.debug

RS\planAhead_pid4392.debug

RS\planAhead_pid5408.debug

RS\planAhead_pid8356.debug

RS\planAhead_run_1\planAhead.jou

RS\planAhead_run_1\planAhead.log

RS\planAhead_run_1\planAhead_run.log

RS\planAhead_run_2\planAhead.jou

RS\planAhead_run_2\planAhead.log

RS\planAhead_run_2\planAhead_run.log

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RS\planAhead_run_2\RS.data\runs\runs.xml

RS\planAhead_run_2\RS.data\sim_1\fileset.xml

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RS\planAhead_run_2\RS.data\wt\webtalk_pa.xml

RS\planAhead_run_2\RS.ppr

RS\planAhead_run_3\planAhead.jou

RS\planAhead_run_3\planAhead.log

RS\planAhead_run_3\planAhead_run.log

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RS\planAhead_run_3\RS.data\runs\runs.xml

RS\planAhead_run_3\RS.data\sim_1\fileset.xml

RS\planAhead_run_3\RS.data\sources_1\chipscope.xml

RS\planAhead_run_3\RS.data\sources_1\fileset.xml

RS\planAhead_run_3\RS.data\sources_1\ports.xml

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RS\planAhead_run_4\planAhead.log

RS\planAhead_run_4\planAhead_run.log

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RS\planAhead_run_4\RS.ppr

RS\planAhead_run_5\planAhead.jou

RS\planAhead_run_5\planAhead.log

RS\planAhead_run_5\planAhead_run.log

RS\planAhead_run_5\RS.data\cache\RS_TOP_ngc_zx.edif

RS\planAhead_run_5\RS.data\constrs_1\designprops.xml

RS\planAhead_run_5\RS.data\constrs_1\fileset.xml

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