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CRC32_D8
- crc32编码的代码
RS_5_3_GF256_5
- Redd-Solomon (5,3) Code，和前面一个有所不同
verilog
- 这是一个用verilog语言设计的数字频率及的源代码，上传一下，供大家研究
jpeg_verilog
- jpeg_verilog语言编写的，适合初学者
stopwatch_tb.vhd
- 用ISE中各种工具设计“运动计时表”.加深对FPGA/CPLD设计流程的理解，体会ISE集成的各种设计工具的使用方法与技巧。
ModularDesign
- 一个简单的Modular Design设计,源代码，分别用Verilog和VHDL两种语言描述，本设计顶层模块由3个子模块组成.
LVDS
- 以LVDS设计为例学习ISE中的时序分析以及低层布局器的使用方法 在底层布局器中对LVDS管脚进行约束的方法，底层布局器设计流程，底层布局器中的位置约束，时序分析器的使用方法，时序改进向导的使用等.
zigzag
- 描述了有关矩形编码的verilog语言，非常适合模拟仿真
fdct
- 反余弦变换编码的verilog算法，经测试通过
ro_cnt
- 小型的计数器编码，采用verilog语言，经测试可通过
dct1234
- dct 变换编码的verilog语言程序，已经通过模拟仿真
dctub11
- 离散余弦变换的变换单元模块，verilog语言实现，并通过功能仿真
VGA_1024×768×85
- 用verilog hdl实现的VGA显示彩条信号，其中包括VGA时序、竖彩条、横彩条、棋盘格
v_
- 关于交通灯的汇编程序，也是自己写的。但是试验后还是正确的
cordic
- CIC滤波器源码，有VERILOG写的，非常有用哦
cmos_fifo_usb
- cmos数据到fifo再到usb的fifo部分程序(68013a)
fpga_fifo_0122_02
- 可以在里面修改协议.主要是cmos---fpga--usb(68013a)中除68013a部分的程序
mux
- 每路输入数据与输出数据均为4位2进制数，当选择开关(至少3位)或输入数据发生变化时，输出数据也相应地变化。有兴趣的同学可以进一步扩充系统功能。
peak
- 功能是检测一个5位二进制序列“10010”。考虑到序列重叠的可能，有限状态机共提供8个状态（包括初始状态IDLE）。
S4_LCD_V
- 我买的红色飓风FPGA,EP1C6开发板的配套USBA实验例程 LCD模块的程序