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袖珍文件分割器源代码
- VC写的文件分割器-VC write in the paper dividers
SplitMeFullSrc
- 文件快速分割器QuickSplit 1.0 -document rapid dividers QuickSplit 1.0
基于CPLD-FPGA的半整数分频器的设计
- 基于CPLD-FPGA的半整数分频器的设计，用于设计EDA-based CPLD-half FPGA integer dividers in the design, design for EDA
VC源码：文件分割器
- VC源码：文件分割器 VC源码：文件分割器-source VC : paper dividers source VC : VC paper dividers source : paper dividers
819000
- 堪称完美的文件分割器,Visual C++6.0环境-his perfect document dividers, Visual C 6.0 environment
32fenpinqi
- 这是用VHDL语言写的32位分频器的程序，可直接运行，看结果，欢迎使用。多指正，交流。-This is written in VHDL 32 dividers procedures can be run directly see the results, welcomed the use. More correct exchange.
freqcntr
- 分频器 几次分频欧次分频 vhdl 语言实现-several hours, frequency dividers Europe subregional frequency VHDL Language
counter_7seg
- 带分频器的bcd计数电路设计，verilog源码-dividers with the bcd count circuit design, Verilog source
slgtk2
- 在视频显示中用的分频器，可以用来分频点时钟，也可用来控制两个逻辑状态-video display used in the dividers can be used to crossover clock, also can be used to control two logic state
filecutter
- 文件分割器，自动分割文件，需要指定目录，指定大小-paper dividers, automatic segmentation document, we need to designated directories, the designated size
399
- 用VHDL编写的8位全加器,数字分频器等程序-VHDL prepared by the eight All-Canadian, digital dividers procedures
FileSplitter
- 文件分割器，用与对文件进行分割-paper dividers used to separate documents
div_3
- verilog 三分频器 并含仿真文件 波形-Verilog three dividers and documents containing waveform simulation
digitalsystemDesign
- 第7章数字系统设计实例 7.1 半整数分频器的设计 7.2 音乐发生器 7.3 2FSK/2PSK信号产生器 7.4 实用多功能电子表 7.5 交通灯控制器 7.6 数字频率计-Chapter 7 Digital System Design Example 7.1-integer dividers designed Music Generator 7.2 7.3 2F SK/2PSK Signal Generat
clk_div_16
- 利用VHDL语言编写的一个16分频器，另外可以在程序中修改为任意2N的分频器-use VHDL prepared a 16 dividers, Also in the revision process to be arbitrary 2 N Divider
clk_div3
- vhdl语言写的基数分频器，多平台，通过MODESIM仿真-vhdl language to write the base dividers, multi-platform, through simulation MODESIM
clk_div2n
- 这是用VHDL 语言编写的参数可以直接设置的2n倍时钟分频器，在运用时，不需要阅读VHDL源代码，只需要把clk_div2n.vhd加入当前工程便可以直接调用clk_div2n.bsf。-This is the VHDL language parameters can be directly installed 2n times the clock dividers, when exercising not reading VHDL s
基于CPLD-FPGA的半整数分频器的设计
- 基于CPLD-FPGA的半整数分频器的设计，用于设计EDA-based CPLD-half FPGA integer dividers in the design, design for EDA
A-variety-of-dividers-program
- 各种分频器程序100倍分频器24998倍分频器2分频4分频 8分频16分频-A variety of dividers program
1786-Vintage-Dividers-Collection
- 1786-Vintage-Dividers-Collection