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successful_msk
- 基于MATLAB/simulinkMSK的频带调制系统 包括差分编码 串并转换-MATLAB/simulink MSK modulator passband differential encoder
64QAM
- 64QAM的仿真和误码率分析，含有星座图映射，串并转换，平方根升余弦匹配滤波，采样插值等模块-64QAM BER simulation and analysis, containing constellation mapping, SERDES, square root raised cosine matched filtering, sampling interpolation module
zhen1
- 本文设计的数字分接器是由帧同步提取模块、位同步提取模块、帧同步移位和时序信号恢复模块、分路器模块、串/并转换电路模块五部分组成-Digital tapping machine is designed in this paper by the fr a me synchronization extraction module, a synchronous extraction module, the displacement of fr
a-design-of-8b_10bSerDes
- 。论文首先给出了8b／10bSerDes的系 统结构，将其分为发送端和接收端两个部分，然后按照功能的不同，对电路进 行了模块划分，并且设计了其中的4个主要模块．8b／10b编码模块、8b／10b解码 模块、10：1并串转换模块和1：10串并转换模块。-A Design of 8b／1 0bSerDes
OFDM
- OFDM系统仿真,包含串并转换，QAMmap，IFFT转换，并串转换之类。-OFDM System Simluation
parallel_to_serial_conversion
- 熟悉FPGA串并转换思想，并行数据转换为串行数据输出，通过modelsim验证-Familiar FPGA string and convert ideas, parallel data into serial data output via modelsim verification
piso8_ok
- 串并转换，VHDL版，epm570t100c芯片-Serial to parallel conversion, VHDL version, epm570t100c chip
Example-s1-1
- 面积和速度的互换是FPGA/CPLD设计的一个重要思想。从理论上讲，一个设计如果时序余量较大，所能运行的频率远远高于设计要求，那么就能通过功能模块复用减少整个设计消耗的芯片面积，这就是用速度的优势换面积的节约；反之，如果一个设计的时序要求很高，普通方法达不到设计频率，那么一般可以通过将数据流串并转换，并行复制多个操作模块，对整个设计采取“乒乓操作”和“串并转换”的思想进行处理，在芯片输出模块处再对数据进行“并串转换”。从宏观上看，整个芯
ofdm
- OFDM正交子载波调制，一种为BPSK，一种为QPSK，都经历串并转换后IFFT，加高斯白噪声信道而后反向解调。-modulate by BPSK&QPSK then use OFDM
OFDMqpsk
- 简单的OFDM仿真，采用QPSK调制，有串并转换，保护间隔，fft/ifft等-Simple OFDM simulation using QPSK modulation, there are serial to parallel conversion, guard interval, fft/ifft etc.
4CPM
- 实现完整的4CPM(h=1/2)调制解调程序，包括消息序列生成，串并转换，升抽样成形滤波，数字上变频，多项式非线性效应，AWGN信道，到接收端数字下变频，降采样，匹配滤波，接收端基带信号星座图。-Message sequence generation, serial-parallel conversion, up sampling shaping filter, digital upconversion, polynomial nonl
16QAM_matlab
- 实现16QAM完整的调制解调系统，包括基带信号串并转换，星座图映射，升抽样成形滤波，升采样半带滤波，数字上变频，功放的多项式非线性效应，加性高斯白噪声信道，接收端下变频，降采样，匹配滤波，绘制接收端星座图。-16QAM modulation and demodulation realize the complete system, including the baseband signal string and conversion,
UART
- 简单的uart串并转换实现，完成开发板和电脑之间的8位数据通信。-Simple uart serial to parallel converter achieve complete eight data communication between the development board and the computer.
uart19200
- uart串并转换bps19200 pra-uwr write_trige rxclk recv_finish clk 50MHz ref 25Mhz when bps=19200
135-classic-Verilog-design-example
- Verilog的135个经典设计实例，移位寄存器，串并转换，交通灯控制等-135 classic Verilog design example, the shift register, string and conversion, traffic light control, etc.
changewin
- 用verilog实现40比特的串并转换，激励文件同时写在程序中。-Use verilog implementation 40 bits of string and transform, incentive documents written in a program at the same time.
m
- 复数域网络编码分析，包括串并转换，及星座图-Complex coding domain network analysis, including string and conversion, and constellation
asm_89c52_uart
- 实验十 串并转换实验 单片机实验（附仿真图）-Experiment 10 microcontroller serial to parallel conversion experiment experiment (with simulation diagram)
srl2pal
- 数据流串并转换的实现方法多种多样，根据数据的排序和数量的要求，可以选用移位寄存器、RAM等来实现。对于数据量比较小的设计来说，可以使用移位寄存器完成串并转换；对于排列顺序有规定的串并转换，可以用case语句判断实现；对于复杂的串并转换，还可以用状态机实现-Serial data stream and converts a variety of implementations, according to the sort and quan
ASI
- 异步串行接口ASI,QUARTUS cv demo参考设计，实现ASI传输，完成8b/10b转换，串并转换-Asynchronous Serial Interface ASI, QUARTUS cv demo reference design, implementation ASI transmission, complete 8b/10b conversion, serial-parallel conversion