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Chapter6-9
- 第六章到第九章的代码 本书通过100多个模块实例,详细地讲解了Verilog HDL程序设计语言,全书共分13章,内容涉及VerilogHDL语言基本概念、建模、同步设计、异步设计、功能验证等,实例包括各种加法器/计数器、乘法器/除法器、编码器/译码器、状态机、SPIMaster Controller、I2C Master controller、CAN ProtocolController、Memory模块、JPEG图像压缩模
Chapter10
- 第十章的代码。 本书通过100多个模块实例,详细地讲解了Verilog HDL程序设计语言,全书共分13章,内容涉及VerilogHDL语言基本概念、建模、同步设计、异步设计、功能验证等,实例包括各种加法器/计数器、乘法器/除法器、编码器/译码器、状态机、SPIMaster Controller、I2C Master controller、CAN ProtocolController、Memory模块、JPEG图像压缩模块、加
mul
- 八位乘法器的VHDL程序,按照乘法的运算规则利用分支语句判断所有情况,最后累加求的结果-8 multiplier VHDL programs, in accordance with rules of multiplication operations to determine all the circumstances of the use of a branch statement, the final cumulative resu
multi8x8
- 该源码为8位乘法器的VHDL语言描述,由一个8位右移寄存器,2个4位加法器例化成8位加法器,一个16位数据锁存器构成。采用移位相加的方式,从被乘数的低位开始,与乘数的每个位移位相加求和。最后实现其乘法器功能。-The source code for the 8-bit multiplier in VHDL language to describe, from an 8-bit right shift register, two 4-bi
FFT
- 本程序为FFT的一个蝶形运算单元,输入位4位,输出8位,由于乘法器的原因,分实部与虚部,输出也为实部虚部,对其进行组合可实现FFT变换,其中乘法器为快速的列阵乘法器。-FFT butterfly unit, the input bit 4bit output 8bit, due to the multiplier, divided into real and imaginary parts, the output for the rea
multiplier
- 8*8的乘法器基于quartus2的显示文件,其中使用了门电路和全加器来实现的,全加器用以实现进位运算,由于是第一次上传文件,这个是基于quartus2的显示文件-8* 8 multiplier, which uses the gate and full adder to implement the full adder to achieve binary operations
Butterfly-operations
- 8位基2FFT算法的蝶形运算的代码,不含有复数乘法器-8 base 2FFT algorithm butterfly operation code does not contain a complex multiplier
200711-0054-05
- TMS28335初始化完成之后, 1、 先DDS产生73.35hz的方波。(问流量管固定频率) 2、 乘法器的另一个数字端输入乘数直接给一个固定值(按照5v),系数是固定的就是对应PID输出的那个接口,串行十二位信号输出(需要先定好一个GPIO接口)。 3、 再延迟一定的时间0.1s或其他时间之后,开始ad采集信号,分别采两路AD信号,此时不稳定(为什么要等到一定的幅值才开始采集AD信号) 4、 选择250点估计一个频率
8bit-multiplier
- 8位二进制数乘法器VHDL实现8位二进制数乘法器设计,乘法通过逐项移位相加原理来实现,从被乘数的最低位开始,若为1,则乘数左移后与上一次的和相加;若为0,左移后以全0相加,直至被乘数的最高位。 -8-bit binary multiplier VHDL 8-bit binary multiplier design, multiplication by itemized shift sum principle, starting from
streamline_div
- 一个资源很省的乘法器,代码为Verilog代码,8位除法器,除法结果在8个时钟后输出.代码也可自行扩展到更大位宽.-A resource is the province of the multiplier, code for Verilog code, 8-bit divider, division results in eight clock output. Code can also extend themselves to gre