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verilogpll1234
- 基于verilog的全数字锁相环的设计，基于verilog的全数字锁相环的设计。-verilog DPLL the design, verilog based on the DPLL design.
dpll0226
- 用一片CPLD实现数字锁相环,用VHDL或V语言.-with a DPLL CPLD, VHDL or V language.
DPLL0227+V+qt6
- 用一片CPLD实现数字锁相环,用VHDL或V语言.-with a DPLL CPLD, VHDL or V language.
pll1218
- 用一片CPLD实现数字锁相环,用VHDL或V语言.-with a DPLL CPLD, VHDL or V language.
digital_loopback
- 基于ti公司6713dsp的数字锁相环，运行环境为ccs3.1。希望有所帮助。-ti-based company 6713dsp the DPLL, the operating environment for ccs3.1. Want some help.
SHUZISUO
- 数字锁,可以设置密码,只有在密码输入正确的情况下,才能打开,超过三次出入错误,报警.-digital locks, you can set a password, Password input only in the right circumstances, can be opened, access to more than three errors and alarms.
FPGA.CPLD
- fpga cpld 常见模块设计，包括基于fpga 的全数字锁向环，基于fpga cpld 的半整数分频器的设计等，很有用-fpga cpld common module design, including fpga-based all-digital locks to the ring, Based on the semi-fpga cpld integer divider design and useful
060107[1].pdf
- 全数字锁相环,包括ＤＰＤ，ＤＬＦ，ＤＣＯ．-DPLL, including the DPD, DLF, the making.
digital_lock_design
- 设计三位二进制串行输入数字锁 当收到三依次为与规定码相符的二进制数后，可以开锁，且相应绿灯亮 若1、码字不对 2、码过长或过短 3、操作程序不对 都视为错。错时红灯亮，错误2次报警，即喇叭响，并无法继续操作，直至输入管理员密码，可重新开始，并且添加了密码修改部分，在开门的状态下，用户可以修改数字锁的密码，以便可以灵活的改变密码，更加安全可靠。 -design three binary serial numbe
all_digital_phase_locked_loop
- 一篇关于数字锁相环的很好的文章，费了很大力气才搞到的-a DPLL on the good paper, and a great effort will involve the
codeclock
- 数字锁的功能：设置一个８位密码，只有密码正确方可执行，密码错误则输出警报信号，可以设置密码存储在寄存器中．-lock function : to set up an eight passwords that only the correct password can not be implemented, Password is false alarm output signal can set passwords were store
changyongmokuai
- 智能全数字锁相环的设计用VHDL语言在CPLD上实现串行通信-DPLL intelligent design using VHDL on the CPLD Serial Communication
200761311574149479
- 介绍了如何使用数字锁相环,如何用VHDL实现数字锁相环-on how to use the DPLL, how to use VHDL DPLL
DPLL
- 介绍了一宽带的数字锁相环的实现方法，欢迎大家踊跃下载
digtal_radio_design
- 数字式调频收音机设计 介绍利用数字锁相频率合成技术构成收音机的电调谐部分并阐述了收音机的调台、选台、搜索与存储等功能的电路设计原理,着重介绍了用收音机集成芯片CXA1019S构成的FM电路、频率合成器芯片BU2614构成的锁相环电路。
code
- 数字锁相环的源代码。用硬件编程语言VHDL编写。
ShuZiSuoXiangHuan
- 数字锁相环数学模型,对有研究信号调制的数学建模.
DigitalPLL
- 一篇简单易懂的关于数字锁相环概念原理设计的经典文章
02
- 基于VHDL的全数字锁相环的设计 有关键部分的源代码 hehe !
testbench
- 一个自己编写的全数字锁相环及其测试向量，比较简单但功能基本达到。