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用Verilog HDL实现I2C总线功能
- 用Verilog HDL实现I2C总线功能，对I2C总线有很大帮助-with Verilog HDL I2C bus function of I2C bus is very helpful
用Verilog和VHDL设计状态机的论文
- 详细介绍了用Verilog和VHDL设计状态机的技术。
采用格雷码的FIFO控制模块（verilog）
- 异步FIFO常用于存储、缓冲在两个异步时钟之间的数据传输。在异步电路中，由于时钟之间周期和相位完全独立，因而数据的丢失概率不为零。如何设计一个高可靠性、高速的异步FIFO电路便成为一个难点。本例采用格雷码方式，用verilog语言实现了异步FIFO控制，大大降低误码率，提高了可靠性。
verilog电子琴
- 用verilog编写的电子琴，用8个按键实现8个音调，并控制相应led灯闪烁，集成了按键消抖功能
Verilog 编写的 计数器
- 用 verilog 编写的updown counter
Verilog的CPU实现
- 用Verilog编写的CPU，附带指令集与实验报告
矩阵键盘 verilog
- 用verilog写的 矩阵键盘
GPS去载波verilog实现
- 该源码用verilog实现gps信号的去载波过程
verilog-clock
- 用verilog编写的多功能数字钟--Multifunctional digital clock written in verilog.
用Verilog HDL实现I2C总线功能
- 用Verilog HDL实现I2C总线功能，对I2C总线有很大帮助-with Verilog HDL I2C bus function of I2C bus is very helpful
Verilog DHL数字钟
- 用Verilog DHL语言编写的一个数字钟程序,除了基本计数,还具有校时,闹钟功能-Verilog language used in the preparation of a digital clock procedures, in addition to the basic count, but also with school, an alarm clock
用cpld实现曼彻斯特编码
- 用cpld实现曼彻斯特编码 用verilog HDL进行曼彻斯特编码，用于通信中-cpld achieve with Manchester encoding with Verilog HDL Manchester encoding. for Communication
trafficLight-verilog
- 交通灯状态机的实现，用verilog HDL编程，Xilinx ISE 6仿真，在实际电路中得到验证．-traffic lights to achieve the state machine, with verilog HDL programming, Xilinx ISE 6 simulation, the actual circuit have been tested.
verilog
- 是几个用Verilog HDL语言编写的源代码（里面包括实现滤波器等），对想学习这个语言的朋友很有帮助！ -Several languages to use Verilog HDL source code (which includes the realization of filters, etc.), to want to learn this language very helpful friend!
lift_controler-verilog
- 用verilog写的电梯控制器，内附测试文件和实验报告-Using Verilog to write elevator controller, containing the test documentation and test reports
verilog
- 这是一个用verilog语言设计的数字频率及的源代码，上传一下，供大家研究 -This is a design using Verilog language and the digital frequency of the source code, upload click for U.S. research
8051core-Verilog
- 8051core-Verilog 用Verilog写的8051内核 很不错的-8051core-Verilog with Verilog cores 8051 wrote a very good
Verilog(piano)
- 用VERILOG语言编写的电子琴程序.用GW48教学实验箱仿真的-Using Verilog language organ procedures. GW48 teaching experiment with simulation boxes
Verilog(clock)
- 用VERILOG语言编写的电子钟程序.是用GW48教学实验箱仿真-Verilog language using an electronic bell procedures. GW48 is teaching me the experimental simulation
Verilog
- DDS，FPGA产生，用verilog语言实现-DDS, FPGA generated using Verilog language