[数据结构常用算法] FAT12

说明：详细了解一下FAT文件分配表、根目录、用户数据的数据结构，只有通过详细分析这些数据结构，才能自由的存取FAT12格式的磁盘文件-Learn more about FAT file allocation table, root directory, the user data structure, and only through detailed analysis of these data structures in order to free access to FAT12 format d
<张建伟> 在 2025-10-10 上传 | 大小：82kb | 下载：0

[单片机(51,AVR,MSP430等)] NFPA

说明：非常详细的电机元件电路符号。此为美规标准。-A desiner s circuit symbolics of datasheet by American standard.
<ke> 在 2025-10-10 上传 | 大小：484kb | 下载：0

[视频捕捉/采集] KongZhi

说明：这代码是实现打开摄像头代码并录取视频保存文件，知道原理了可以做成什么软件？-This code is to achieve open the code and taking the video camera to save the file, what can be made to understand the principle of the software?
<李刚> 在 2025-10-10 上传 | 大小：2.39mb | 下载：0

[单片机(51,AVR,MSP430等)] symbol-of-electrical-element

说明：基本电机电路元件符号，此为欧规资料之一。-A circuit symbolics from Europe standard.
<ke> 在 2025-10-10 上传 | 大小：151kb | 下载：0

[DSP编程] SYMBOL_LIST

说明：基本电机电路元件符号，此为欧规标准之二。-A circuit symbolics from Europ standard- 2
<ke> 在 2025-10-10 上传 | 大小：304kb | 下载：0

[matlab例程] kme

说明：k-means Clustring sub routine very useful Texture Image Segmentation
<Zeeshan Junejo> 在 2025-10-10 上传 | 大小：1kb | 下载：0

[VHDL编程] counter

说明：-- Mod-16 Counter using JK Flip-flops -- Structural descr iption of a 4-bit binary counter. -- The first two design entities describe a JK flip-flop and a 2-input AND gate respectively. -- These are then packaged together along with a signal
<jgc> 在 2025-10-10 上传 | 大小：1kb | 下载：0

[VHDL编程] waveformgenerator

说明：The following information has been generated by Exemplar Logic -- and may be freely distributed and modified. -- -- Design name : smart_waveform -- -- Purpose : This design is a smart waveform generator. -The following information has be
<jgc> 在 2025-10-10 上传 | 大小：1kb | 下载：0

[VHDL编程] generadorfrecuencia

说明：Frecuenzy generator with the following in and out, Frecuencia : IN STD_LOGIC_VECTOR(3 DOWNTO 0) CLK : IN STD_LOGIC CLKOut : OUT STD_LOGIC-Frecuenzy generator with the following in and out, Frecuencia : IN STD_LOGIC_VECTOR(3 DOWNTO 0
<jgc> 在 2025-10-10 上传 | 大小：3kb | 下载：0

[VHDL编程] GeneradorFunciones

说明：Sine signal generator with the following I/O entity sinewave is port (clk :in std_logic dataout : out integer range -128 to 127 ) end sinewave -Sine signal generator with the following I/O entity sinewave is port (clk :in std
<jgc> 在 2025-10-10 上传 | 大小：1kb | 下载：0

[VHDL编程] Universal-Register

说明：Octal D-Type Register with 3-State Outputs -- Simple model of an Octal D-type register with three-state outputs using two concurrent statements.
<jgc> 在 2025-10-10 上传 | 大小：1kb | 下载：0

[VHDL编程] Octal-D-Type-Register

说明：Octal D-Type Register with 3-State Outputs -- Simple model of an Octal D-type register with three-state outputs using two concurrent statements.
<jgc> 在 2025-10-10 上传 | 大小：1kb | 下载：0