[VHDL编程] Solutions

说明：`timescale 1ns / 1ps module AND_OR(INP, OUT1) input [3:0] INP output OUT1 wire SIG1, SIG2 MY_AND2 U0 (.A(INP[0]), .B(INP[1]), .C(SIG1)) MY_AND2 U1 (.A(INP[2]), .B(INP[3]), .C(SIG2)) MY_OR2 U2 (.A(SIG1), .B(SIG2), .
<qweabc> 在 2025-06-27 上传 | 大小：7kb | 下载：0

[VHDL编程] EDA

说明：移位相加8位硬件乘法器电路设计,该乘法器是由8位加法器构成的以时序方式设计的8位乘法器。-Add 8-bit hardware multiplier shift circuit design, the multiplier is composed of 8-bit adder to temporal order, 8-bit multiplier design.
<zhangyue> 在 2025-06-27 上传 | 大小：34kb | 下载：0

[VHDL编程] EDA2

说明：学习数控分频器的设计、分析和测试方法。数控分频器的功能就是当在输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比，数控分频器就是用计数值可并行预置的加法计数器设计完成的，方法是将计数溢出位与预置数加载输入信号相接即可。-NC crossover study design, analysis and testing methods. NC divider function is that when the input given different input data, input th
<zhangyue> 在 2025-06-27 上传 | 大小：44kb | 下载：0

[VHDL编程] EDA4

说明：1、熟悉Quartus软件的使用及设计流程。 2、掌握利用宏模块设计方法，即使用端口和参数定义生成宏功能模块。 3、掌握正弦信号产生的原理和方法。-1, familiar with the Quartus software use and design flow. 2, using macro control module design method, which uses port and parameter definition of the macro function modu
<zhangyue> 在 2025-06-27 上传 | 大小：621kb | 下载：0

[VHDL编程] VHDL1

说明：学习用FPGA设计一个信号发生器，根据输入信号的选择输出递增、递减锯齿波、三角波、阶梯波和方波。-Learning to use FPGA to design a signal generator, the choice of output to the input signal increases, decreasing sawtooth, triangle, ladder wave and square wave.
<zhangyue> 在 2025-06-27 上传 | 大小：390kb | 下载：0

[VHDL编程] BX

说明：正弦信号、三角波、锯齿波三种信号波形；同时对于正弦信号波形要求能够产生步进-Sine signal, triangle wave, sawtooth waveforms of three the same time requirements for sinusoidal waveforms to produce step
<zdan> 在 2025-06-27 上传 | 大小：969kb | 下载：0

[VHDL编程] dds

说明：本设计使用8051单片机ip核，并用VHDL语言设计DDS的各功能模块，利用顶层设计的思想组合成DDS（直接数字频率综合）函数信号发生器，并与单片机ip核的I/O口相连。编译完下载到可编程逻辑器件中（FPGA），实现相应的功能。该设计中使用的是LCD2004液晶显示。-dds
<kelas> 在 2025-06-27 上传 | 大小：2kb | 下载：0

[VHDL编程] IFFT-RTL

说明：本人自己写的可实现512点或64点IFFT算法的verilog硬件代码-the verilog code for IFFT algorithm
<李慧> 在 2025-06-27 上传 | 大小：273kb | 下载：0

[VHDL编程] 123

说明：Verilog是广泛应用的硬件描述语言，可以用在硬件设计流程的建模、综合和模拟等多个阶段。随着硬件设计规模的不断扩大，应用硬件描述语言进行描述的CPLD结构，成为设计专用集成电路和其他集成电路的主流。通过应用Verilog HDL对多功能电子钟的设计，达到对Verilog HDL的理解，同时对CPLD器件进行简要了解。
<和> 在 2025-06-27 上传 | 大小：587kb | 下载：0

[VHDL编程] liushuideng

说明：S0 从左到右依次点亮 S1从右到左依次点亮 S2从两边到中间依次点亮 S3从中间到两边依次点亮-S0 S1 lit from left to right from right to left, light from both sides to the middle order S2 S3 light turn from the middle to both sides of the light
<无泪> 在 2025-06-27 上传 | 大小：3kb | 下载：0

[VHDL编程] keyboard_control

说明：用verilog寫得鍵盤控制,可在quatus執行-Verilog is written with the keyboard control, the implementation of the quatus
<Guo Rambo> 在 2025-06-27 上传 | 大小：1kb | 下载：0

[VHDL编程] digital_frequence_counter

说明：设计功能： 1．.用VHDL完成12位十进制数字频率计的设计及仿真。 2．频率测量范围：1Hz∼ 10KHz，分成两个频段，即1∼ 999Hz，1KHz∼ 10KHz，用三位数码管显示测量频率，用LED显示表示单位，如亮绿灯表示Hz，亮红灯表示KHz。 3．具有自动校验和测量两种功能，即能用标准时钟校验、测量精度。 4．具有超量程报警功能，在超出目前量程档的测量范围时，发出灯光和音响信号。 -Design features: 1. . Compl
<八毛> 在 2025-06-27 上传 | 大小：22kb | 下载：0