[VHDL编程] Canmore_V0_Debug

说明：Powerpcb fomat Intel CE3100 pcb file more pls contact logicgra-Powerpcb fomat Intel CE3100 pcb file more pls contact logicgrass . you can open it by pads2007
<郭福珍> 在 2025-06-11 上传 | 大小：29kb | 下载：0

[VHDL编程] 74LS-74HC

说明：常用74系列，74LS，74HC系列逻辑门电路-Used 74 series, 74LS, 74HC series logic gate
<cangmang> 在 2025-06-11 上传 | 大小：22.76mb | 下载：0

[VHDL编程] hanming

说明：产生m序列作为输入信号，能够实现(7,4)汉明码编码和译码功能。同时，还有加噪模块。 在QuartusII工作环境下使用-M sequence generated as the input signal, can be achieved (7,4) hamming code encoding and decoding functions. There are also additional noise modules. Working environments in the QuartusI
<张婕> 在 2025-06-11 上传 | 大小：400kb | 下载：0

[VHDL编程] FSK-modulation-program

说明：FSK的调制与解调vhdl程序，用quartus ii 进行仿真-FSK modulation and demodulation vhdl program
<乔国龙> 在 2025-06-11 上传 | 大小：51kb | 下载：0

[VHDL编程] VHDL

说明：有关VHDL软件编程，对里面的应用语句进行了详细的讲解，但是是全英文版的。-vhdl program
<夏春天> 在 2025-06-11 上传 | 大小：602kb | 下载：0

[VHDL编程] ICTCLAS50_Windows_32_C

说明：python中文分词\ CDict.py-Chinese word python \ python Chinese word \ CDict.py
<游钊> 在 2025-06-11 上传 | 大小：8.66mb | 下载：0

[VHDL编程] traffic-control

说明：设计一个只有四种信号灯的交通灯控制器：由一条主干道和—条支干道汇合成十字路口，在每个入口处设置红、绿、黄、左拐允许四盏信号灯，红灯亮禁止通行，绿灯亮允许通行，黄灯亮则给行驶中的车辆有时间停在禁行线外，左拐灯亮允许车辆向左拐弯。信号灯变换次序为：主支干道交替允许通行，主干道每次放行40s，亮5s红灯让行驶中的车辆有时间停到禁行线外，左拐放行15s，克5s红灯；支干道放行30s，亮5s黄灯，左拐放行15s，亮5s红灯……。各计时电路为倒计时显示。-Only four traffic lights t
<小石头> 在 2025-06-11 上传 | 大小：15kb | 下载：0

[VHDL编程] HDL-DE-KE-ZHONGHE-JIANJIE

说明：分析：制定规范 􀁺 设计：状态图，真值表，编写代码。 􀁺 验证：证明电路的正确性。仿真和形式化验 证。 􀁺 综合：高层次到低层次转换。生成网表 􀁺 测试：发现废品。生成测试向量-Analysis: norm 􀁺 design: state diagram, truth table, write the code. 􀁺 Authentication: proof of the c
<zhujizhen> 在 2025-06-11 上传 | 大小：196kb | 下载：0

[VHDL编程] Introduction-to-Verilog

说明：Introduced in 1984 by Gateway Design Automation n 1989 Cadence purchased Gateway (Verilog-XL simulator) n 1990 Cadence released Verilog to the public n Open Verilog International (OVI) was formed to control the language specifications. n
<zhujizhen> 在 2025-06-11 上传 | 大小：187kb | 下载：0

[VHDL编程] cordic4_2

说明：CORDIC算法相角模式HDL实现源码，Verilog HDL书写，10级迭代，仿真验证通过。-CORDIC algorithm implementation phase model HDL source code, Verilog HDL writing, 10 iterations, the simulation is verified.
<朱利华> 在 2025-06-11 上传 | 大小：2kb | 下载：0

[VHDL编程] AsynFIFO

说明：Verilog 代码 异步FIFO，可综合，综合效率高，cumming的经典方法。-Verilog code for asynchronous FIFO, Cumming s the classic method.
<郑宇龙> 在 2025-06-11 上传 | 大小：32kb | 下载：0

[VHDL编程] seqdet

说明：经典编码风格的序列检测器，综合效率高，很有学习价值。-Coding sequence of the classic style of the detector, integrated, high efficiency, great learning value.
<郑宇龙> 在 2025-06-11 上传 | 大小：35kb | 下载：0