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[VHDL编程] qiangdaqi
说明:基于VHDL与FPGA的四路抢答器的设计与仿真。主要模块:抢答、竞争冒险、抢答倒计时、加分减分、超时蜂鸣、按键消抖、答题记时等模块-VHDL and FPGA-based four-way Responder Design and Simulation. Main modules: Responder, competition and adventure, answer in the countdown, plus minus points, overtime buzzer, key debou<丫头> 在 2025-06-09 上传 | 大小:1.47mb | 下载:0
[VHDL编程] ANNs
说明:人工神经网络(ArtificialNeuralNetworks,简写为ANNs)也简称为神经网络(NNs)或称作连接模型(ConnectionistModel),它是一种模范动物神经网络行为特征,进行分布式并行信息处理的算法数学模型。这种网络依靠系统的复杂程度,通过调整内部大量节点之间相互连接的关系,从而达到处理信息的目的。 -Artificial neural network (ArtificialNeuralNetworks, abbreviated as ANNs) also refe<小林> 在 2025-06-09 上传 | 大小:476kb | 下载:0
[VHDL编程] multiplication
说明:4比特流水乘法器,四个时钟之后输出乘法结果,学习乘法详细过程使用-4-bit pipeline multiplier<李本利> 在 2025-06-09 上传 | 大小:377kb | 下载:0
[VHDL编程] Vhdl1
说明:calculating of iD & iQ, with ia & ib in 2 s complement<T. H. Sutikno> 在 2025-06-09 上传 | 大小:1kb | 下载:0
[VHDL编程] sqrt32
说明:sqrt32.vhdl unsigned integer sqrt 32-bits computing unsigned integer<T. H. Sutikno> 在 2025-06-09 上传 | 大小:4kb | 下载:0
[VHDL编程] 836335-IEEE-Standard-for-VHDL-Register-Transfer-L
说明:IEEE Standard for VHDL Register Transfer Level (RTL) Synthesis<T. H. Sutikno> 在 2025-06-09 上传 | 大小:200kb | 下载:0
[VHDL编程] 1342563-IEEE-Standard-for-VHDL-Register-Transfer-
说明:1076.6TM IEEE Standard for VHDL Register Transfer Level (RTL) Synthesis<T. H. Sutikno> 在 2025-06-09 上传 | 大小:485kb | 下载:0
[VHDL编程] 3813412-Matlab-Simulink-Simulink-Matlab-to-Vhdl.r
说明:Simulink/Matlab-to-VHDL Route for Full-Custom/FPGA Rapid Prototyping of DSP Algorithms<T. H. Sutikno> 在 2025-06-09 上传 | 大小:144kb | 下载:0