[VHDL编程] dec_aes

说明：decription aes vhdl code for fpga
<dani.hassoun> 在 2025-06-09 上传 | 大小：12kb | 下载：0

[VHDL编程] 8051_cpu_verilog

说明：The 8051 microcontroller is member of MCS-51 family, originally designed in the 1980 s by Intel. The 8051 has gained great popularity since its introduction and is estimated it is used in a large percentage of all embedded system products. The basic
<spetrel> 在 2025-06-09 上传 | 大小：85kb | 下载：0

[VHDL编程] C_ADDSUB_V1_0

说明：针对xilinx器件的重要库文件，能够加快基于xilinx器件的工程开发，提高系统的性能。-For important library xilinx devices, to accelerate project development based on xilinx devices to improve system performance.
<spetrel> 在 2025-06-09 上传 | 大小：4kb | 下载：0

[VHDL编程] C_COMPARE_V1_0

说明：针对Xilinx器件的关键库文件，该库文件实现了比较器的功能，能够加快项目的进度！-The key database file for Xilinx devices, the library implements the comparator function, to expedite the progress of the project!
<spetrel> 在 2025-06-09 上传 | 大小：4kb | 下载：0

[VHDL编程] aes_-vhdl

说明：aes encription coding in vhdl language
< kassem.abboud> 在 2025-06-09 上传 | 大小：10kb | 下载：0

[VHDL编程] AES128

说明：AES128 encription vhdl code
< kassem.abboud> 在 2025-06-09 上传 | 大小：2.93mb | 下载：0

[VHDL编程] t3_sdram

说明：完成sdram读写操作，并附有测试脚本文件，已通过后仿验证。该程序主要包括上电初始化模块，刷新模块，读、写模块等，并采用FSM控制所有模块，完成数据的读写操作-Sdram read and write operations to complete, with a test scr ipt file has been verified through simulation. The program includes power-on initialization module, refresh m
<宋国志> 在 2025-06-09 上传 | 大小：7.09mb | 下载：0

[VHDL编程] pg054-7series-pcie

说明：赛灵思 7系列pcie设计，官方参考资料-xilinx 7 series FPGA PCIe design， reference
<凯一> 在 2025-06-09 上传 | 大小：4.91mb | 下载：0

[VHDL编程] sin

说明：产生正弦波 相位，频率，精度可调，实在没得写，凑字数-Generates a sine wave phase, frequency, precision adjustable, it did not have to write, Minato words
<周> 在 2025-06-09 上传 | 大小：5kb | 下载：0

[VHDL编程] ac701-pcie-rdf0225-2013.2-c

说明：赛灵思7系列开发板ac701，PCIE参考设计，VHDL/Verilog，开发环境Vivado-xilinx 7 series design Kit AC701 PCIe reference design. VHDL/Verilog, design environment Vivado
<凯一> 在 2025-06-09 上传 | 大小：3.63mb | 下载：0

[VHDL编程] mux16

说明：基于FPGA的verilog编写的乘法器-FPGA-based multiplier verilog prepared
<张毅> 在 2025-06-09 上传 | 大小：135kb | 下载：0

[VHDL编程] AES_verilog

说明：对AES算法加密解密的Verilog源代码，可以实现其128位和256位明文密文之间的转换。-AES algorithm for encryption and decryption of Verilog source code, can achieve the conversion of its 128 and 256 between the plaintext ciphertext.
<毛子明> 在 2025-06-09 上传 | 大小：19kb | 下载：1