[VHDL编程] endat

说明：endat 2.2 接口内核，发送命令至编码器或从编码器接收位置值-endat 2.2 interface cores, sending commands to the encoder or received the encoder position values
<陈宇霆> 在 2025-06-24 上传 | 大小：11kb | 下载：2

[VHDL编程] acc

说明：This code has function to accumulate
<Thinh> 在 2025-06-24 上传 | 大小：1kb | 下载：0

[VHDL编程] rrc

说明：This code implement rrc filter
<Thinh> 在 2025-06-24 上传 | 大小：1kb | 下载：0

[VHDL编程] addsub

说明：This code implement add or sub between 2 number
<Thinh> 在 2025-06-24 上传 | 大小：1kb | 下载：0

[VHDL编程] adder

说明：This code implement add between 2 number
<Thinh> 在 2025-06-24 上传 | 大小：1kb | 下载：0

[VHDL编程] cordic_base_j

说明：This code implement a interation in cordic pipelline
<Thinh> 在 2025-06-24 上传 | 大小：1kb | 下载：0

[VHDL编程] grantyz

说明：4倍频鉴相功能模块，利用Verilog hdl语言编写的-4x phase function module using Verilog hdl language
<王驰远> 在 2025-06-24 上传 | 大小：1kb | 下载：0

[VHDL编程] divider

说明：使用模为2N+1的计数器,让输出时钟在X-1(X在0到2N-1之间)和2N时各翻转一次,则可得到奇数分频器,但是占空比并不是50 -The use of modulo 2N+1 counter, let the output clock in the X-1 (X between 0 and 2N-1) and 2N of the turning once, then can get the odd divider, but the duty ratio is not 50
<houxili> 在 2025-06-24 上传 | 大小：1kb | 下载：0

[VHDL编程] shiyan

说明：使用FPGA设计的一种跑表，但只是用来实验上的仿真-FPGA design using a stopwatch, but only for simulation on
<郑龙大> 在 2025-06-24 上传 | 大小：457kb | 下载：0

[VHDL编程] DDS-MY-WORK-1

说明：FPGA模拟数字信号发生器DDS verilog-FPGA analog and digital signal generator DDS verilog
<luowang> 在 2025-06-24 上传 | 大小：10.19mb | 下载：0

[VHDL编程] music.tar

说明：Verilog example of a program that plays some tones when connected to a speaker. Implemmented in FPGA Nexys3
<yunacu> 在 2025-06-24 上传 | 大小：208kb | 下载：0

[VHDL编程] displayCounter2.tar

说明：Verilog example of a program that uses a 7 segment display (included in fpga) to display a counter 0 to 99. Implemmented in FPGA Nexys3-Verilog example of a program that uses a 7 segment display (included in fpga) to display a counter 0 to 99. Imple
<yunacu> 在 2025-06-24 上传 | 大小：8kb | 下载：0