[VHDL编程] Rxd-new

说明：FPGA串口部分发送部分代码，FPGA芯片采用xilinx sptan3e 可以实现FPGA与电脑的通信-FPGA serial sections to send code, the FPGA chip using xilinx sptan3e can implement on FPGA and computer communications
<chenkun> 在 2025-06-11 上传 | 大小：1kb | 下载：0

[VHDL编程] SPI

说明：FPGA SPI部分代码，FPGA芯片采用xilinx sptan3e 可以实现FPGA的SPI的通信,用来控制外部74hc595-FPGA SPI part of the code, the FPGA chip using xilinx sptan3e can realize SPI communication, FPGA is used to control the external 74hc595 are needed
<chenkun> 在 2025-06-11 上传 | 大小：2kb | 下载：0

[VHDL编程] TXd_FIFO

说明：用FPGA 串口通信发送部分代码，FPGA芯片采用xilinx sptan3e 可以实现FPGA向通过max232电脑发送数据-The FPGA to send part of the code, serial communication, the FPGA chip using xilinx sptan3e can implement on FPGA send through max232 computer data
<chenkun> 在 2025-06-11 上传 | 大小：1kb | 下载：0

[VHDL编程] key

说明：实现FPGA 按键控制部分代码，FPGA芯片采用xilinx sptan3e 可以实现按下按键后FPGA通过max232给电脑发送数据-Achieve FPGA button control part of the code, the FPGA chip using xilinx sptan3e can realize after press the button the FPGA through max232 send data to a computer
<chenkun> 在 2025-06-11 上传 | 大小：1kb | 下载：0

[VHDL编程] serial-ports2

说明：verilog语言 12位串行数据传输转换为并行传输-12bit parallel to serial decoder and aynthesis result
<eric> 在 2025-06-11 上传 | 大小：614kb | 下载：0

[VHDL编程] second

说明：利用Verilog HDL语言进行数字系统设计实现秒表的设计，涵盖原理图设计、文本设计以及进行波形仿真，并有对应的报告。报告中还包括BCD/7段译码集成电路74LS47仿真实验、单管分压式稳定工作点偏置电路仿真实验和8路智力竞赛抢答器电路设计-Use Verilog HDL language design and implementation of digital systems design stopwatch, covering schematic design, text, design,
<文闯> 在 2025-06-11 上传 | 大小：455kb | 下载：0

[VHDL编程] RISC_SPM

说明：可以完成简单指令集的八位ALU,指令集包括 NOP ADD AND NOT SUB RD WR BR BRZ-it s an 8 bit risc alu.
<liu> 在 2025-06-11 上传 | 大小：121kb | 下载：0

[VHDL编程] lab1_multicycle_dds

说明：生成一个多周期直接信号数字合成器的Verilog代码，已在matlab中测试生成信号的频谱纯度符号要求-Generate more than one cycle of the signal direct digital synthesizer Verilog code, has been tested symbol require spectral purity of the signal generated in matlab
<林森> 在 2025-06-11 上传 | 大小：3.18mb | 下载：0

[VHDL编程] start_lab4

说明：用Verilog设计一个时间基准电路和带使能的多周期计数器，并在此基础是设计一个简单的秒表0.0-10.0计数- Verilog design with a time reference circuit and with enable multi-cycle counter, and on this basis is to design a simple stopwatch count 0.0-10.0
<林森> 在 2025-06-11 上传 | 大小：21.16mb | 下载：0

[VHDL编程] source

说明：使用EP4CE15F17型号的FPGA芯片做的串口协议，使用Verilog HDL完成描述，通过仿真和实验证明功能完好。-FPGA chip using EP4CE15F17 models do serial protocol, using Verilog HDL to complete the descr iption, the simulations and experiments show that function well.
<胡书立> 在 2025-06-11 上传 | 大小：15kb | 下载：0

[VHDL编程] counter

说明：光电编码器的加法器算法及代码,实现了有二进制转换为十进制的显示，以及有十进制转换为二进制的显示-The code of guagndianbianmaqi
<王隆> 在 2025-06-11 上传 | 大小：312kb | 下载：0

[VHDL编程] ca3178fe4a6f9988f8ad7864e70fd043

说明：基于VHDL实现俄罗斯方块游戏，vga输出 ps2输入-VHDL-based Tetris game, vga output ps2 input
<巍峨> 在 2025-06-11 上传 | 大小：2.09mb | 下载：0