[VHDL编程] sinclvboqi

说明：该程序实现了sinc滤波器的分数延迟速率变换器，其中R = 0.75.-The program implements a sinc filter fractional delay rate converter, where R = 0.75.
<yang> 在 2025-06-24 上传 | 大小：1kb | 下载：0

[VHDL编程] farrow

说明：该程序实现多项式分数延迟（farrow）的设计。-The program polynomial fractional delay (farrow) design.
<yang> 在 2025-06-24 上传 | 大小：1kb | 下载：0

[VHDL编程] Mini-Risc-core

说明：这个源码是RISC型CPU处理器，正常动作，给很大帮助想做CPU处理器的人。-This is a Mini-RISC CPU/Microcontroller that is mostly compatible with the PIC 16C57 Microchip.
<金铁男> 在 2025-06-24 上传 | 大小：101kb | 下载：0

[VHDL编程] Low-Power-FIR-Filter

说明：FIR滤波在数字信号领域中很大作用。这个源码很大帮助VHDL工程师或学习者。里面包含说明书。-This report investigates the power consumption of digital arithmetic circuits for use in the design and implementation of a 15-tap programmable Finite Impulse Response (FIR) filter.
<金铁男> 在 2025-06-24 上传 | 大小：427kb | 下载：0

[VHDL编程] DES_Triple-DES-IP-Cores

说明：Triple DES 密码算法。 利用Xillinx公司的Virtex-II芯片测试了。正常动作。-Triple DES core implementation in verilog. It takes three standard 56 bit keys and 64 bits of data as input and generates a 64 bit encrypted/decrypted result.
<金铁男> 在 2025-06-24 上传 | 大小：69kb | 下载：0

[VHDL编程] PS2_SOC1

说明：用Verilog 设计了PS2 键盘 模块。 在altera公司的Cyclone系列测试了。 正常动作。包含者 doc软件，说明了动作原理。-This is a state-machine driven serial-to-parallel and parallel-to-serial interface to the ps2 style keyboard interface.
<金铁男> 在 2025-06-24 上传 | 大小：81kb | 下载：0

[VHDL编程] PS2_SOC2

说明：利用Verilog HDL设计了PS2鼠标。 我们在Altera公司的Cyclone开发平台上测试了这个模块。正常动作，可以直接利用。-This is a state-machine driven serial-to-parallel and parallel-to-serial interface to the ps2 style mouse.
<金铁男> 在 2025-06-24 上传 | 大小：26kb | 下载：0

[VHDL编程] LIBRARY-IEEE

说明：将1Mhz的频率信号转换成29hz的频率。分频器-Converting the frequency signal into a frequency of 29hz of 1Mhz. Divider
<何三> 在 2025-06-24 上传 | 大小：3kb | 下载：0

[VHDL编程] DDS

说明：dds测试程序，例化了DDS可以发出频率和相位可控的正弦波形-dds test program, for example, can issue of the DDS frequency and phase controlled sinusoidal
<ggww> 在 2025-06-24 上传 | 大小：1kb | 下载：0

[VHDL编程] daima

说明：Rst是低电平有效的系统复位信号，Clk是时钟信号。AB[5：0]是地址信号，DB[7：0]是数据信号，wr是低电平有效的写信号。start是启动信号。 模块中有一个64x8的双端口的存储器。系统复位结束后，可以通过AB、DB和wr信号向同步存储器写入数据。当写入64个数据后，给出一个Clk周期宽度的脉冲信号start，则系统从存储器0地址处开始读出数据，读出的8位数据从低位开始以3位为一组，每个时钟周期输出一组，即第一个时钟周期输出[2：0]位，第二个时钟周期输出[5：3]位，第三个周期
<静水沉沙> 在 2025-06-24 上传 | 大小：175kb | 下载：0

[VHDL编程] OV7670_VGA

说明：采用OV7670摄像头采样视频数据通过FPGA DE2开发板用VGA显示在显示屏上。-Using OV7670 camera video data sampled by FPGA DE2 development board with a VGA display on the screen.
<jack chen> 在 2025-06-24 上传 | 大小：924kb | 下载：0

[VHDL编程] 8bitsprocessor

说明：8位RISC微处理器的设计与仿真，精简指令集-Design and Simulation of 8-bit RISC microprocessors, reduced instruction set
<Bonnie> 在 2025-06-24 上传 | 大小：1.74mb | 下载：0