[VHDL编程] my_temp

说明：使用Quartus ii 13.0 写的读取DS18B20的工程文件，将读到的结果显示在LCD上并存储到RAM中。-Using Quartus ii 13.0 reading project file written DS18B20 will read the results displayed on the LCD and stored in RAM.
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[VHDL编程] viterbi-decoder-verilog

说明：viterbi verilog implemetation based matlab-viterbi verilog implemetation based matlab
<kim jan> 在 2025-06-21 上传 | 大小：1.04mb | 下载：0

[VHDL编程] practise

说明：FPGA实验板设计一个数字跑表。根据题目要求利用VHDL语言设计出一个系统，包括分频器，开关消抖，使能控制，计数器，锁存器，数据选择器及显示译码器。-FPGA experimental board design a digital stopwatch. According to subject the use of VHDL language to design a system, including the divider, switch debounce, enable control, c
<郑晓> 在 2025-06-21 上传 | 大小：6.35mb | 下载：0

[VHDL编程] OFDM_Convolution

说明：自己写的卷积码，能实现仿真结果,有testbench文件-Write your own convolution code, simulation results can be achieved
<yanhui> 在 2025-06-21 上传 | 大小：3.58mb | 下载：0

[VHDL编程] AD7606

说明：AD7606的状态机驱动，并口模式，verilog代码，可正常使用。-AD7606 state machine drive, verilog code, can be normal use.
<小波> 在 2025-06-21 上传 | 大小：3kb | 下载：0

[VHDL编程] verilog_UART

说明：verilog语言 FPGA 串口收发模块，既可以接收也可以发送，可以自行更改波特率-Verilog language FPGA serial transceiver module, I can receive can send also to change the baud rate
<张旭> 在 2025-06-21 上传 | 大小：345kb | 下载：0

[VHDL编程] Gluttonous-Snake

说明：用verilog语言写得一个小游戏，可以在FPGA上运行。-Verilog language to write a game in which can run on the FPGA.
<张旭> 在 2025-06-21 上传 | 大小：1.22mb | 下载：0

[VHDL编程] FPGA_sent_UART

说明：简单串口接收，发送程序,能实现收发，可以测试通过-Simple serial port to receive, transmit program that can send and receive, you can test by
<chen> 在 2025-06-21 上传 | 大小：319kb | 下载：0

[VHDL编程] latticeECP3-serdes-test-code

说明：lattice ECP3系列高速FPGA serdes测试代码-lattice ECP3 series high speed serdes test code
<崔佰顺> 在 2025-06-21 上传 | 大小：5.17mb | 下载：0

[VHDL编程] a_vhd_16550_uart_latest.tar

说明：这个芯的设计是与国家半导体PC16550D兼容 UART（通用异步接收器/发送器）。一些差异：该FIFO的始终启用 不支持置顶奇偶-This core is designed to be a compatible with the National Semiconductor PC16550D UART (Universal Asynchronous Receiver/Transmitter).Some differences: The FIFO’s are always enabl
<包> 在 2025-06-21 上传 | 大小：117kb | 下载：0

[VHDL编程] can_latest.tar

说明：控制器区域网络，也可以是从控制网络协议 博世已发现广泛应用在工业自动化和 汽车行业。 大多数都是可以的专利是由博世虽然有资 是开发一个开源的CAN IP，但任何没有restictions 商业使用博世协议授权是不可缺少的先决条件。 大小约为12k的门（930触发器）。-Controller Area Network or CAN is a control network protocol Bosch that has found wide use in In
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[VHDL编程] ddr2_sdram_latest.tar

说明：1.初始化-Sequenz的RAM 2. Automaic写Sequenz（写入16数据字每一个64位的RAM） 3.自动读Sequenz（从RAM读出的第一个数据字）-1. Init-Sequenz for the RAM 2. Automaic Write-Sequenz (writes 16 Datawords each 64Bit to the RAM) 3. Automatic Read-Sequenz (reads the first Dataword the
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