[VHDL编程] wb_uart_latest.tar

说明：实现一个一16750/16550 UART。该UART内核是完全基于另一个OpenCores的项目：UART_16750塞巴斯蒂安维特。 请找到有关于UART内核的文档。 该接口是现在有8位Wishbone总线兼容。 随着GHDL模拟器只需运行： ./ghdl_uart.bat 使用任何其他模拟器，开始模拟以下perl脚本必须运行之前： uart_test_stim.pl> FILENAME.TXT 其中，FILENAME.TXT是通用的“stim_
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[VHDL编程] uart_latest.tar

说明：串行UART开源的核心。该设计是专为使用作为一个独立的芯片或用于与其他我们芯的使用。其原因显影串行UART核的事实，即异步串行通信是很常见的，几乎每一个机器理解it.Also，为OCRP-1，我们需要的通信的方式与主计算机，以使它可通过网。-serial UART open source core. The design is engineered for use as a stand alone chip or for use with other of our cores. The reas
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[VHDL编程] FPGA-SYSTEM-DESIGN-primer-EDK1-part1

说明：赛灵思的FPGA中片上嵌入式系统EDK-大学生竞赛培训指导资料-FPGA SYSTEM DESIGN primer of EDK-1-part1.
<lijainqiu> 在 2025-06-24 上传 | 大小：1.04mb | 下载：0

[VHDL编程] vga

说明：FPGA board universal VGA block
<taldarin> 在 2025-06-24 上传 | 大小：1kb | 下载：0

[VHDL编程] OWIRE

说明：OWIRE verilog代码，实现了单总线上的通信传输的HDL顶层，子模块设计和testbench内容-The code of 1wire bus
<陆伟> 在 2025-06-24 上传 | 大小：333kb | 下载：0

[VHDL编程] half_adder

说明：自己编写的半加器源代码，直接导入工程即可，请下载使用。-Written in their own half adder source code, you can directly import project, please download.
<曹明民> 在 2025-06-24 上传 | 大小：241kb | 下载：0

[VHDL编程] ddr_top

说明：verilog语言ddr3读写程序，axi总线协议，用于ddr3读写测试-ddr3 read and write
<冯鲲鹏> 在 2025-06-24 上传 | 大小：2kb | 下载：0

[VHDL编程] FPGA

说明：西安交通大学数电FPGA实验代码，使用verilog编写-The code of XJTU s digital electronics experiment, wrote by Verilog.
<fanxinkai> 在 2025-06-24 上传 | 大小：13.2mb | 下载：0

[VHDL编程] ram

说明：vhdl code for simple ram block
<sanket> 在 2025-06-24 上传 | 大小：1kb | 下载：0

[VHDL编程] TLC

说明：Vhdl code for traffic light controller
<sanket> 在 2025-06-24 上传 | 大小：1kb | 下载：0

[VHDL编程] fifo_mem

说明：同步FIFO，IP核生成ram，已验证可用。-Synchronous FIFO, IP core generation ram, verified available.
<Devin> 在 2025-06-24 上传 | 大小：1kb | 下载：0

[VHDL编程] adc7923

说明：完成AD7923的控制和数据读取,AD7923为四路AD，SPI输出接口-Complete the AD7923 control and data read, AD7923 as four-way AD, SPI output interface
<高飞> 在 2025-06-24 上传 | 大小：1kb | 下载：0