[VHDL编程] project2

说明：基于Verilog在quartus平台上搭建的串口通信模型，适用于初学者。本实验所用RXD的波特率为9600，TXD波特率为9600×16，1位起始位，8位数据位（ASCII码），1位停止位，无奇偶校检位。接收数据时，至少连续采样8个周期都是“0”后，才认定为起始位，之后每隔16个周期取一次数据。(Verilog based on the quartus platform to build a serial communication model, suitable for beginners.
<锂离子 > 在 2025-06-14 上传 | 大小：114kb | 下载：0

[VHDL编程] shiftreg44

说明：一个用来构成缓存原件的基础 计数器和移位寄存器(Base counter and shift register for a cache primitive)
<aasdd > 在 2025-06-14 上传 | 大小：5kb | 下载：0

[VHDL编程] src

说明：Spartan-3E. Working VHDL code for amplifier LTC6912, adc LTC1407A-1, dac LTC2624. Archive includes vhdl files and ucf file with comments. Create new project add files and it will be to work.
<evjen20 > 在 2025-06-14 上传 | 大小：8kb | 下载：0

[VHDL编程] FiniteStateMachine

说明：一个可以识别正则表达式的状态机，采用了多种Case描述，方便修改(A finite state machine designed for identifying expression patterns)
<BXYMartin > 在 2025-06-14 上传 | 大小：137kb | 下载：0

[VHDL编程] n-bit adder

说明：n-bit optimized adder using VHDL
<mohAdel9 > 在 2025-06-14 上传 | 大小：1kb | 下载：0

[VHDL编程] 1602 clock

说明：简单显示时间功能 时-分-秒 以及 文字(Simple display time function - minute seconds and text)
<楚生 > 在 2025-06-14 上传 | 大小：8.94mb | 下载：0

[VHDL编程] Linux_rev3.1

说明：Altera FPGA PCIe驱动，在实际项目中使用(Altera FPGA PCIe driver, used in the actual project)
<qiangang > 在 2025-06-14 上传 | 大小：269kb | 下载：0

[VHDL编程] ethernet_loopback

说明：通过FPGA驱动千兆以太网口，完成SPARTAN6上的UDP数据包闭环测试，即通过网口发送数据包到FPGA，FPGA内部将接收到的数据返回到PC机，建议测试之前添加ARP静态绑定，FGPA内部的IP以及MAC地址在ROM里的COE文档里可以看到，发送端添加了CRC以及整体CHECKSUM的计算(Driven by FPGA Gigabit Ethernet port, UDP SPARTAN6 data packet on the closed loop test, through the ne
<marktuwen > 在 2025-06-14 上传 | 大小：22.83mb | 下载：0

[VHDL编程] uart_test

说明：收发端都采用2M波特率发送串口数据，通过PIN口直接输入输出串口数据，目的是为了跟外围高速器件完成高速的串口数据的收发，普通USB转串口的都只能支持不到1M的波特率，内部采用乒乓FIFO进行时钟域切换以及缓存(The transmitter and receiver are used 2M baud rate serial data transmission, directly through the PIN port serial input and output data, the purp
<marktuwen > 在 2025-06-14 上传 | 大小：15.56mb | 下载：0

[VHDL编程] usb_rd_buffer

说明：FPGA（SPARTAN6）通过USB协议与开发板上的USB芯片进行数据读写测试，在上位机上可以看到USB发来的数据，也可以通过修改VERILOG代码完成数据的接收(FPGA (SPARTAN6) can read and write data through the USB chip on the development board through the USB protocol. The data sent by USB can be seen on the host computer,
<marktuwen > 在 2025-06-14 上传 | 大小：4.21mb | 下载：0

[VHDL编程] CRC

说明：4G-LTE标准中turbo编码所用到的CRC编码，绝对可用！(CRC encoding turbo encoding used in 4G-LTE standard)
<江41543434 > 在 2025-06-14 上传 | 大小：2kb | 下载：0

[VHDL编程] 夏宇闻-Verilog经典教程

说明：verilog经典教程，对于新手有很大的帮助(Verilog classic tutorials, a great help for beginners)
<diangun > 在 2025-06-14 上传 | 大小：1.26mb | 下载：0