[VHDL编程] DesignrecepiesforFPGAs

说明：This book provides a rich toolbox of design techniques and templates to solve practical, everyday problems using FPGAs. Using a modular structure, the book gives easy-to-find design techniques and templates at all levels. together with functional cod
<AWAIS> 在 2025-06-24 上传 | 大小：1.31mb | 下载：0

[VHDL编程] e7v4

说明：数字钟：显示，设置时间，设置闹铃（报时），秒表。 平台：quartusII 5.1。 说明：此版本中已将系统时钟调快，自己稍微改动一下即可，小小的考验，做出来会更有成就感！-digital clock：display time, set time, set alarm(use speaker to alarm), stopwatch. platform: quartusII 5.1 comment: there s a place to change if you want th
<kn> 在 2025-06-24 上传 | 大小：1.93mb | 下载：0

[VHDL编程] tutorial

说明：计数器 平台：Xilinx ise 10.1 说明：和ise10.1快速帮助手册配套的源码，适用于初学者。-counter platform: Xilinx ise 10.1 comment: supplement to ise quick start tutorial 10.1, suitable for freshman to fpga and ise software.
<kn> 在 2025-06-24 上传 | 大小：303kb | 下载：0

[VHDL编程] s3esk_startup

说明：利用kcpsm3控制lcd显示 平台：ise 10.1， picoblaze， Spartan3e 开发板 说明：综合按键和lcd、led的功能，思想简单，需要新技术，适合想在fpga方面深造的人。-using kcpsm3 for lcd display platform: ise 10.1， picoblaze， Spartan-3E FPGA Starter Kit Board comment: involve lcd/led/switch, simple mind bu
<kn> 在 2025-06-24 上传 | 大小：1.06mb | 下载：0

[VHDL编程] 51

说明：可以在短时间内对你熟悉51的结构，起很大的指导作用，可以综合通过的。-In a short time you are familiar with the structure of 51, played a great guide can be integrated to pass.
<张一> 在 2025-06-24 上传 | 大小：51kb | 下载：0

[VHDL编程] dCACHE

说明：Vhdl写的数据cache,根据Verilog程序改编-Vhdl write data cache
<赵元杰> 在 2025-06-24 上传 | 大小：10kb | 下载：0

[VHDL编程] Old_CPLD_prj

说明：simple altera pld example
<Pol> 在 2025-06-24 上传 | 大小：2.97mb | 下载：0

[VHDL编程] iCACHE

说明：用VHDL写的数据cache，基于Verilog版本改编过来-To use VHDL to write the data cache, based on the Verilog version of the adaptation over
<赵元杰> 在 2025-06-24 上传 | 大小：7kb | 下载：0

[VHDL编程] JKdff

说明：基于VHDL语言设计的边沿JK触发器，及相应的仿真波形-VHDL language design based on the edge of JK flip-flop, and the corresponding simulation waveforms
<庞潮> 在 2025-06-24 上传 | 大小：1kb | 下载：0

[VHDL编程] jiajianfaqi

说明：利用VHDL语言设计的两位加减法器，设计采用BLOCK并行设计可以同时进行加法与减法运算-VHDL language design using addition and subtraction of two instruments used, designed using BLOCK parallel design can be done concurrently addition and subtraction
<庞潮> 在 2025-06-24 上传 | 大小：1kb | 下载：0

[VHDL编程] Verilogobouttelephone

说明：verilog的一个电话设计的源代码，初学者和设计着可以参考-a phone designed for verilog source code, can refer to the beginners and design
<陈诺> 在 2025-06-24 上传 | 大小：1kb | 下载：0

[VHDL编程] fpga

说明：FPGA characteristics presentation
<pippo> 在 2025-06-24 上传 | 大小：402kb | 下载：0