[VHDL编程] vhdl

说明：抢答器的vhdl设计 设计任务： （1）设计一个可容纳4组参赛的数字式抢答器，每组设一个按钮，供抢答使用。 （2）抢答器具有第一信号鉴别和锁存功能，使除第一抢答者外的按钮不起作用。 （3）设置一个主持人“复位”按钮。 （4）主持人复位后，开始抢答，第一信号鉴别锁存电路得到信号后，由指示灯显示抢答组的编号，同时扬声器发出2~3秒的音响。 扩展功能： （5）设置一个计分电路，每组开始预制100分，由主持人计分，答对一次加10分，答错一次减10分。 计要求： （1
<冷与> 在 2025-06-18 上传 | 大小：1kb | 下载：0

[VHDL编程] DSP_FIR_Lab

说明：DSP的FIR实验，包含三种FIR实现形式，直接型，转置型，累加型，并且附带testbench,经过modesim测试没问题。-This is DSP FIR lab, it includes there forms to implement FIR, direct form, transposed form and time mulitple form, all code has been tested on Modesim.
<hongwan> 在 2025-06-18 上传 | 大小：7kb | 下载：0

[VHDL编程] DISPLAYS_FINAL

说明：Program in VHDL. Developed for the spartan 3 kit. It is composed of 4-bit adder, with the result in the display board. It blocks the conversion of binary to BCD and multiplexed displays.
<Paulo> 在 2025-06-18 上传 | 大小：396kb | 下载：0

[VHDL编程] chuankou

说明：基于VHDL串口通信，包括原理图和VHDL输入-VHDL-based serial communication, including schematic and VHDL input
<小陈> 在 2025-06-18 上传 | 大小：256kb | 下载：0

[VHDL编程] tiaozhijietiaoqi

说明：本例子设计了调制解调器的VHDL代码，改模块完全使用文本输入-This example is designed modem VHDL code, and changed completely the use of text input module
<小陈> 在 2025-06-18 上传 | 大小：834kb | 下载：0

[VHDL编程] signalgenerator

说明：使用VHDL编写的函数信号发生器，该模块使用文本输入-Written using the VHDL function signal generator, the module uses text input
<小陈> 在 2025-06-18 上传 | 大小：359kb | 下载：0

[VHDL编程] shouhuoji

说明：使用文本方法编写的自动售货机的vhdl代码-Use a text methodology for the preparation of the vhdl code for a vending machine
<小陈> 在 2025-06-18 上传 | 大小：35kb | 下载：0

[VHDL编程] xuliejianceqi

说明：vhdl编写的序列检测器，包括模块以及顶层文件-vhdl prepared by the sequence detectors, including the module, as well as the top-level document
<小陈> 在 2025-06-18 上传 | 大小：292kb | 下载：0

[VHDL编程] dds

说明：用vhdk编写的dds信号发生器的代码，用fpga实现dds功能-Dds with vhdk signal generator written in code, using fpga implementation dds feature
<小陈> 在 2025-06-18 上传 | 大小：363kb | 下载：0

[VHDL编程] DE2_i2sound

说明：基于FPGA的音频信号A/D转换，适用于DE2开发板。-FPGA-based audio signal A/D conversion, for DE2 development board.
<wendy> 在 2025-06-18 上传 | 大小：34kb | 下载：0

[VHDL编程] symbolic_decomposition

说明：本文件包括基于verilog的符号分解源码，即实验报告和实验结果-symbolic_decomposition
<wangyang> 在 2025-06-18 上传 | 大小：2.55mb | 下载：0

[VHDL编程] edaok_UART_FPGA

说明：用FPGA实现UART的串口通信，可以设置数据位，校验位，奇偶校验等-With the FPGA to achieve UART serial communication, you can set the data bits, parity bit, parity, etc.
<杨奔> 在 2025-06-18 上传 | 大小：3.94mb | 下载：0